虽然已经有很多关于 3D 设计的谈论，但对付 3D 的含义有多种阐明。然而，这不仅仅是语义，由于每个封装选项都须要不同的设计方法和技能。随着芯片进入真正的3D-IC领域，在逻辑之上堆叠逻辑或存储器，它们的设计、制造以及终极的成品率和测试变得更具寻衅性。
“一开始，代工厂开始供应多芯片封装，他们开始利用 3D-IC 这个术语，”Cadence 定制 IC 和 PCB 部门产品管理组总监 John Park说。“但它指的不仅仅是硅堆叠和中介层。它还包括高密度 RDL 扇出。这是一个术语，用于对许多芯片、紧张是基于代工厂的封装技能进行分组。”
已经有几次考试测验来整理这个术语。“我们正在与 imec 保持同等，后者将 3D 分为四个部分，”EV Group 业务发展总监 Thomas Uhrmann 说。“真正的 3D 是晶圆以高度集成的办法堆叠在一起。第二组是 3D 片上系统 (SoC) 集成，个中您可能有一个背面配电层，或一个晶圆到晶圆的存储器堆栈。第三组包括 2.5D 和硅中介层。末了一个是 3D 系统级封装 (SiP)，个中打仗间距约为 700 微米，包括扇出晶圆级封装。差异化很有趣，由于他们定义了触点间距或集成密度的差异化。”
这供应了物理差异，但差异也可以从其他方面来看。“有趣的 3D 类型要么是逻辑对逻辑，要么是显著的内存对逻辑，” Synopsys研究员 Rob Aitken 说。“这两个都是出发点，但是你可以开始堆叠其他随机的东西。我会说 HBM 是 3D 堆栈，但它们是非常详细的 3D 堆栈。”
这些封装方法中的每一种的流程都是不同的。“多年来，2.5D 和 3D 一贯被用于支持传感器运用之类的东西，”西门子 EDA 高等封装办理方案总监 Tony Mastroianni说。“但他们不该用自动布局布线流程，这便是为什么我喜好利用‘真正的 3D’这个词。” 本日的堆叠芯片技能依赖于人们手动进行方案。您正在设计每个芯片，以便它们对接在一起，但工具并没有这样做。分区和详细的引脚方案是手动过程。”
真正的 3D 须要重新考虑全体流程。“为了将 SoC 有效地实现为 2.5D 系统，例如避免良率问题或实现具有更多晶体管的更大系统，可以利用现有架构，” Fraunhofer IIS 工程高效电子部门卖力人 Andy Heinig 说。“只须要实现一个芯片到芯片的接口。但只有利用新观点和架构，才能发挥真正 3D 集成的上风。”
为什么选择 3D
3D的最大好处之一是缩短了间隔。Synopsys 的 Aitken 说：“你可以证明存在二的平方根效应。” “对付这个堆叠物体中的所有间隔，它们变成了 2D 变体中的 0.7。结果，它们在布线部分花费的功率现在因此前的 0.7 旁边，由于电容减小了。”
影响可能比这更大。“旗子暗记传输过程中会产生大量热量，”EV Group 的 Uhrmann 说。“对付 CMOS，你对某些东西进行充电和放电以存储然后通报信息。缩小和堆叠die将使您能够使其更小，因此可以在三维空间中通报信息。但在 3D 中，它们之间可能只有一个缓冲区，而不是大型 PHY 和通信协议。”
尺寸有两个上风——良率和占地面积。“假设类似数量的逻辑分布在多个芯片上，较小工具的连V领将高于一个较大工具的良率，”Aitken 说。“因此，您可以降落一定程度的本钱。当然，你正在增加其他本钱，但这些本钱会随着韶光的推移而低落。”
从 2D 封装的角度来看，堆叠芯片可以显著减少面积。“通过堆叠，我可以在同一区域得到三倍的逻辑数量，”西门子的 Mastroianni 说。“你终极会得到更小的足迹和更多的逻辑。以是你可以在那个区域安装更多的马力，如果你有区域限定，它可能会降落系统本钱。”
异构性可能是另一个好处。“3D 集成的异构技能架构已经成熟，”Lightelligence 工程副总裁 Maurice Steinman 说。“考虑稠浊技能组件，例如光子 IC 及其配套电子 IC。对付个中一些集成，没有其他方法可以在不捐躯大量功率或性能的情形下供应所需的数千个芯片到芯片互连。”
稠浊技能仍旧紧张是未知领域。“如果您的设计不适宜reticle尺寸，那么为了能够构建更多的门，您须要利用真正的 3D，而这可能会保留在相同的技能中，”Mastroianni 说。“但在某些情形下，你可能想要稠浊搭配。大概你有一个你真正想要的前沿技能打算引擎，但别的的东西有很多掌握，你可以在一个不那么激进的制程节点上做。”
这变成了一个集成寻衅。Cadence 数字与签核部产品管理组总监 Vinay Patwardhan 表示：“我们最近创造，纯逻辑内存配置适用于某些类型的客户，他们正试图办理片上内存墙问题。” “但是很多客户希望在两层都有逻辑。例如，纵然顶层芯片上只有内存，内存 BiST 逻辑或与内存一起利用的测试逻辑也须要位于该芯片上。顶层裸片须要一些逻辑。”
物理层次构造
将芯片集成到 3D 堆栈中以及对该堆栈进行封装涉及多种技能，如图 1 所示。
物理尺寸很主要。“对付终极的 3D 集成，你评论辩论的是 14 纳米间距，基本上便是本日的晶体管，”Uhrmann 说。“如果你评论辩论的是小芯片，它们是功能性 IP 块，那么你就在微米间距的范围内。晶体管堆叠和小芯片集成之间存在靠近一个数量级。当您利用 3D 小芯片、高度集成的具有微米间距的裸片形成 3D 封装时，您无法将微米间距连接到外部天下。你仍旧须要拥有封装技能才能使布线越来越粗，以是你终极会在板级上达到 400 多微米。”
间距（pitch）定义了集成过程。“当我们封装多个芯片或多个小芯片时，封装存在一些很大的差异，”Cadence 的 Park 说。“小芯片常日利用所谓的基于焊料的连接。它们与微凸块和 C4 连接，我们利用常日约 45 微米或更大的连接来连接它们。这也创建了一个封装层次构造，由于我们常常利用黑盒、每个芯片或小芯片的抽象表示，而封装设计师卖力将它们精确连接起来。”
这常日须要不同的工具。“这是一个多尺度问题，也意味着多物理问题，” Ansys产品营销总监 Marc Swinnen 说。“当你从芯片上的纳米到封装上的毫米再到 3D-IC 内插器（interposer）上的厘米时，你超过了六个数量级。传统上，这些由三组不同的工具处理。现在对付 3D-IC，这些都须要整合成一个。”
团队分裂也会导致问题。“大多数公司都有 ASIC 设计的设计团队，以及独立的内部封装设计团队，”Park 补充道。“硅堆叠和 3D 模糊了封装工程师卖力的事情与芯片设计团队之间的界线。我们比以往任何时候都更多地看到，两个团队在一个房间里从早期阶段就开始方案项目。封装和芯片领域之间的协同设计有很多哀求。”
在一些公司中，内插器也被视为封装内的 PCB，并由另一个团队处理。“3D 芯片将实行一些非常前辈的类型功能，但您不一定能够通过堆叠芯片来构建全体系统和封装，”Mastroianni 说。“你将把它与中介层上的其他裸片结合起来。大概那里会有一个标准处理器，或者可能有多个 3D-IC 集成在一个中介层上。我认为 3D 不会取代 2.5D。它们将是互补的。一些运用程序将是真正的 3D，但终极会有一些小芯片的生态系统，你将能够稠浊和匹配，并在 2.5D 封装中做到这一点。”
只要存在层次构造，就可以将事物分开，只要存在覆盖边界的工具。“我们必须以层次构造形式表示事物，由于您不再设计单个单片芯片，”Park 说。“你正在设计一个别系，以是有一些新的东西开始发挥浸染，比如系统 LVS（layout versus schematic）。hybrid bonds是否全部对齐？从顶部裸片到底部裸片的连接是否如您所愿？有一个层次构造只是由于你有一个层次构造代表芯片，你有一个层次构造代表系统级设计。设计实质上是分层的，由于它是一个别系级设计，个中嵌入了芯片级设计。”
逻辑层次
层次构造在任何繁芜的设计中都是必不可少的，但 3D 为其添加了一个有趣的迁移转变。
“当您为大型设计进行传统的布局布线时，您利用的是分层设计方法，”Mastroianni 说。“你将设计分解成块，这些块通过布局布线，然后你进行顶层集成。对付 3D，我们基本上可以利用相同的过程，但我们要添加另一个层次构造。考虑一个 90 亿门的设计，我们将其分成三个芯片，每个芯片有 30 亿个门。实质上，您只须要指定哪些块将放在芯片 1 上，哪些块将放在芯片 2 上，以及哪些块将放在芯片 3 上。至少在短期内，工具无法自动找出将哪个逻辑放在哪里，并在该级别进行真正的 3D 全局布局布线。
须要一些新工具来验证芯片到芯片的连接性。“我们常日会利用标准的触发器到触发器连接，”Park 说。“以是我们须要 STA 工具、时序驱动的布线、时序驱动的布局，而不是分隔设备的缓冲区，它只是一个 hybrid bond。这只是一个小的寄生值发挥浸染。为此，我们不能像传统封装那样在抽象层面上事情，将它们视为黑盒。我们必须在完全的细节级别表示每个芯片或小芯片——如果是仿照设计，则为完全的晶体管级别，如果是数字设计，则为标准单元宏级别——由于我们必须能够对所有内容进行建模。不是从 2D 角度对所有事物进行建模，而是必须通过这种新的垂直方向整合来完成。”
这可能须要妥协。“您可以对逻辑堆叠工具进行真正的 3D 签核，或者您可以直接说，我将只运行芯片之间两个反相器长度的路径，”Aitken 说。“然后无论他们在哪个角落，他们都会排成一行，我不必担心。”
人们普遍认为，扁平化不是一种选择。“就数据量而言，这对任何 EDA 工具来说都是一个重大寻衅，”Cadence 的 Patwardhan 说。“须要一些有效的抽象技能，而层次构造定义是第一个盛行且有效的东西。我们已经弄清楚，利用设计层次构造以及对设计进行分区，如何在分区设计上运行剖析。可以做出哪些假设并且仍旧具有与签核一样好的准确性。它会发生，就像在 2D SoC 中发生的那样。较小的设计将首先建立完全的平坦运行和所需的精度水平（丈量与建模）。随着我们的提高，随着更大的芯片以硅堆栈格式完成，EDA、OSAT、代工厂必须在分层方法和扁平方法之间进行验证，以保持一定的裕度。如果可用，那么您可以轻松地说您的完全平坦跑步看起来是一样的。这是 3D-IC 设计中非常主要的方法，它不会一成不变。”
当全 3D 布局布线成为可能时，这会变得更加困难。“本日最安全的回答是，‘我们不要分块（block）。让我们将每个块保留在一个die上，我们将超过die边界与他们交谈。这样做，你仍旧有一个必须办理的 3D 布局分区问题，但你的签核问题更大略，由于至少你的块签核被限定在 2D 空间内，”Aitken 说。“学术著作表明，移动方块并将它们散布在边界上可以为您带来额外的好处。但在大多数情形下，这些论文都忽略了诸如时钟同步、芯片匹配以及当您考试测验实行此类操作时会涌现的其他问题。如果你把单独的块放在一个芯片上，你仍旧有很多问题要办理，但与许可块在die上迁移比较，它的问题数量要少。
