好是，环球两大EDA巨子Synopsys和Cadence相继发布了采取AI的设计工具，可以缩短芯片的设计韶光高达10倍，芯片PPA提升20%。
两大EDA巨子产品相继引入AI
上周，Synopsys宣告推出首个用于芯片设计的自主AI运用程序——DSO.ai(Design Space Optimization AI)。这个AI推理引擎能够在芯片设计的巨大求解空间里搜索优化目标。
根据三星设计平台开拓部实行副总裁Jaehong Park的说法，原来须要多位设计专家耗时一个多月才可完成的设计，DSO.ai只要短短3天即可完成。
DSO.ai做了什么？如今，芯片设计是一个蕴藏着许多可优化方案的巨大求解空间，其求解空间的规模是围棋的数万亿倍。但要在如此巨大的空间进行搜索是一项非常费力的事情，在现有履历和系统知识的辅导下仍须要数周的实验韶光。
除此之外，芯片设计流程每每会花费并天生数TB的高维数据，这些数据常日在浩瀚单独优化的孤岛上进行区分和分段。要创建最佳设计方案，开拓者必须获取大量的高速数据，并在剖析不全面的情形下，即时做出极具寻衅的决策，这常日会导致决策疲倦和过度的设计约束。
DSO.ai引擎所做的，是通过获取由芯片设计工具天生的大数据流，并用其来探索搜索空间、不雅观察设计随韶光的演化情形，同时调度设计选择、技能参数和事情流程，以辅导探索过程向多维优化的目标发展。
这个引擎利用了Synopsys研发团队发明的机器学期来实行大规模搜索任务，自主运行成千上万的探索矢量，并实时获取千兆字节的高速设计剖析数据。
通过两年多与学界以及家当界的互助，借助DSO.ai可以得到更加优化的设计办理方案，加速芯片的上市韶光，并且还能够降落芯片的设计和制造总体本钱。
本周三，另一大EDA巨子Cadence也宣告推出已经由数百次前辈工艺节点成功流片验证的新版Cadence数字全流程，进一步优化功耗，性能和面积，广泛运用于汽车，移动，网络，高性能打算和人工智能（AI）等各个领域。
这一新版的流程采取了支持机器学习（ML）功能的统一布局布线和物理优化引擎等多项业界创始技能，吞吐量最高提升3倍，PPA最高提升20%，助力实现卓越设计。ML功能可以让用户用现有设计演习Cadence数字全流程iSpatial优化技能，实现传统布局布线流程设计裕度的最小化。
MediaTek公司打算和人工智能技能奇迹部总经理Dr. SA Hwang说：“通过Innovus设计实现系统GigaOpt优化器工具新增的ML能力，我们得以快速完成CPU核心的自动演习，提高最大频率，并将时序总负余量降落80%。签核设计收敛的总周转韶光可以缩短2倍。”
三星电子代工设计平台开拓实行副总裁Jaehong Park则表示，“Cadence数字全流程的iSpatial技能可以精确预测完全布局对PPA的优化幅度，实现RTL，设计约束和布局布线的快速迭代，总功耗减少6%，且设计周转韶光加快3倍。同时，Cadence独特的ML能力让我们在Samsung Foundry的4nm EUV节点演习设计模型，实现了5%额外性能提升和5%泄电功率减少。”
芯片设计终于迎来变革
EDA（Electronic design automation，电子设计自动化），是指利用打算机赞助设计（CAD）软件来完成超大规模集成电路（VLSI）芯片的功能设计、综合、验证、物理设计（包括布局、布线、版图、设计规则检讨等）等流程的设计办法。
在EDA涌现之前，设计职员必须手工完成集成电路的设计、布线等事情，物理设计职员须要处理每一个晶体管，乃至是那些组成逻辑门（如NAND、NOR以及其他逻辑功能等）的晶体管。但随着摩尔定律的发展，更大、性能也更强的芯片（die）被制造出来，再让设计者们处理每一个晶体管变得越来越不现实。
于是，全体家当把目光转向了抽象化（abstraction）——即在一个更高的层次上进行设计，而把那些底层的细节都归并到库和CAE（Computer Aided Engineering，打算机赞助工程）工具中——就类似于软件家当所做的事情。
CAE系统配备了专门用于IC设计的硬件和软件的打算机，但当时能够利用打算机赞助设计（CAD，Computer Aided Design）的只有实力强大的半导体公司的团队，这些团队中的设计职员技艺博识，善于繁芜的逻辑和物理设计、库和过程开拓、封装以及其他一些专业方面。
专用集成电路（ASICs，applicationspecific ICs）的涌现改变了这一环境，ASIC可以让设计者们不须要理解IC的物理版图、加工工艺，或者说，事实上他们根本不需理解任何非数字层面的东西，让更多的人可以追逐摩尔定律的浪潮。
设计自动化行业认识到了这一点， 并创造了一些半定制和定制（ semi-customandcustom）方法，使得系统设计师们不须要达到CAD工程师那样的理解水平就能设计硅片。当然，通过支持ASIC设计，CAE事情站和EDA系统得到了迅速扩展，系统设计者也比哪些内部CAD团队更加开放。
但摩尔定律的持续发挥浸染，即便有了支持ASIC设计的EDA，要设计大型电路依旧是一个艰巨的任务，同时，为了达到更高的生产率水平，须要心意层次的抽象化。
这时，设计的方法须要进一步提升，个中的一个关键是，由设计界提出的新层次的抽象化，在CAE的帮助下转化为生产力，成为了家当界的标准。这即是所谓的寄存器传输级（RTL，Register-Transfer Level）抽象。于是设计自动化公司们意识到它们须要跟进到RTL并努力提高设计职员的生产力，Synopsys在推进抽象化前沿发展做出了重大的贡献。
RTL进一步扩展了芯片设计群体，就像系统设计工具扩展了ASIC设计群体那样。
但自EDA从1993年进入成熟使其之后，这个领域的创新就开始放缓。可惜的是，芯片行业的寻衅依旧在快速增加，即便有更好的仿照与仿真技能和IP市场的发展，随着2007年SoC成为人们关注的焦点，并且摩尔定律也在放缓，EDA面临着更大的寻衅。
以是，而这一次，两大EDA巨子在其产品中引入AI，可谓是EDA行业自进入成熟期时候难得看到的创新。但业界对付新产品的接管程度以及影响力，还须要等到更多用户利用Cadence和Synopsys的产品之后才能得出结论。
雷锋网参考 清华大学出版社出版的《电路与系统简史》 雷锋网雷锋网
