最近看到一个关于高下拉电阻的问题，创造不少人认为高下拉电阻能够增强驱动能力。
随后跟几个朋友谈论了一下，大家同等认为不存在高下拉电阻增强驱动能力这回事，由于除了OC输出这类分外构造外，高下拉电阻便是负载，只会减弱驱动力。
但很多履历肯定不是空穴来风，秉承工程师的研讨精神，我就试着找找这种说法的来源，问题本身很大略，思考的过程比较有趣~
二极管逻辑本日已经很丢脸到二极管逻辑电路了，其实用性也不算高，不过由于电路大略，非常适宜用来理解基本观点。
一个最大略的二极管与门如下图所示。与门实现逻辑与操作Y=A&B，即A或者B任意为L的时候，输出Y为L，只有当A和B都为H时，Y才为H。
基本二极管与门
假设二极管无导通压降，在这个电路中，二极管充当了单向开关的角色，当A和B即是VDD时，两根二极管反向截至，Y被电阻上拉到VDD，这是Y便是H；当A或者B任意一端为GND时，二极管导通，由于二极管导通时电阻很小，远小于上拉电阻，以是Y被拉到了GND，即逻辑L。
至于二极管或门，只要把二极管转一下，再把电阻从拉到VDD改成拉到GND就可以了，非常大略。
基本二极管或门
基本事理
你看，在这么原始的逻辑电路中就已经涌现了高下拉电阻，这里面的事理也非常大略粗暴：利用开关的闭合（电阻为0）和开启（电阻无穷大）的特性，合营电阻，就可以轻松实现两种电压的输出。
这种电路还有一个变形，便是用恒流源取代电阻，一方面集成电路工艺，恒流源比电阻更随意马虎得到，另一方面恒流源的驱动能力也更好。
根据开关和电阻（或恒流源）的相对位置，有以下基本电路：即开关接到GND（L）或开关接到VDD（H）。
这几种电路都是由开关的闭合或开启决定了VOUT是VDD还是GND。
开关的相对位置不同，还决定了电路在某一状态下的驱动能力：开关的导通电阻为0，可视为驱动力无穷大，可是电阻（或恒流源）的驱动能力呢，只有VDD/R（或者恒流I），这就导致了电路在输出H或L的时候驱动能力不对称（换一个说法，便是电路在输出H或者L的时候，输出阻抗不一样）。
除了驱动能力的问题，这种单开关加电阻的模式还会带来静态功耗的问题，由于只要开关闭合，不管外部有没有负载，都会花费电流。
既然开关的驱动力比电阻强，那么能不能把电阻也换成开关？恭喜你，创造了当代CMOS逻辑电路的基本单元：俩互补的开关。这样不管输出H还是输出L，驱动能力都是无穷大！
好的，这时候高下拉电阻就不见了。
这样两个开关的电路还多出来了一种状态：当两个开关都开启时，VOUT即不是VDD也不是GND，而是一个悬空的状态（即高阻态，Hi-Z），这时候外部给什么旗子暗记它便是什么状态。这样又涌现了一个新的逻辑门大类：三态逻辑门。
互补开关电路
高下拉电阻增强驱动能力？
很多履历不是空穴来风，只是在流传的过程中丢失了主要的条件条件。上一节也看到了有一些逻辑器件，他们输出高和输出低时的驱动能力差别很大。
TTL（70xx、74Fxx、74Sxx、74LSxx等）家族的器件就属于这种类型，如下图是7404（TTL反相器）的事理图，由于非对称的输出级设计，输出为高时驱动能力只有0.4mA，而输出低时居然能输出16mA的电流（手册中的输出电流不是晶体管或者电路本身的极限，而是超过这个电流往后，输出的电压可能无法知足逻辑族的哀求）。
7404的简化电路
这个时候在输出端口外加一个上拉电阻，就可等效以增强端口在输出H时的驱动能力，但代价是端口输出L时，驱动能力相应地减弱，不过这时候芯片输出能力足够强，用这点代价来换取另一个状态下驱动能力的增强，还是划算。
带上拉电阻的7404
下表是仿真有无上拉电阻时，负载电流与输出电压的关系，可以看到上拉电阻确实增强了在一定负载下的输出电压，不过当负载电流较大时效果并不明显，而且边际效应也很显著，当上拉电阻减小到一定程度往后，增强效果也不太显著，而且会大大增加静态功耗。
带不同上拉电阻的7404输出电压与负载电流的关系
既然非对称的输出级有这样的问题，那为啥不能把这个驱动器设计成高下对称的呢？
一方面，如果要设计成高下对称的构造，上管须要用P管，而当时的工艺限定，P管各方面性能都不如N管，速率、功耗和本钱都不是很划算，以是能看到很多上年代的芯片，内部险些没有P管（包括MOS工艺的器件也是）。
另一方面，TTL输入构造的特点，输入为H时所需电流很小，而输入为L所需的输入电流很大，这样对输出L时的驱动能力哀求就很高，反而对输出H时没有驱动能力哀求（TTL输入悬空时等效为H）。
但TTL的这种特点，又会带来一个比较麻烦的问题：下拉电阻值须要很大才能知足哀求，而下拉电阻太大则会导致输出高时负载太重以至于无法达到规定电压，以是TTL要只管即便避免利用下拉。
下图是仿真结果，由于这是一个反相器，以是下拉时输出高是所期望的，而下拉电阻超过1.8kΩ时已经无法知足TTL定义的最低高电平标准了；而上拉时，就算上拉电阻达到20kΩ，也丝毫不影响输出。
TTL高下拉电阻取值与输出电压的关系
CMOS电路
相信现在已经没多少人会在设计时选用TTL家族的器件了，可能多数人都没打仗过这类器件，最常用的还是CMOS家族（HC、HCT、LVC、CD4000等）。
CMOS家族的东西就比较大略粗暴，高下对称的构造，高下管驱动能力也基本同等，这个时候输出的高下拉电阻对增强驱动能力险些没有帮助不说，还加重了负载，属于得不偿失落（实在多数情形下是无关痛痒）。
下图是基本的CMOS反相器，只须要一对互补的MOS管即可实现（现实中的CMOS反相器一样平常是三对这种管子级联出来的，为了提高开环增益）。
但是CMOS器件的输入悬空时，不会被拉向任何一个方向，处于一种浮空的状态，这样会造成输出紊乱，不是我们所希望的结果，这种情形下须要在输入端接入上拉或者下拉电阻给电路供应一个确定的状态。
一样平常可拔插的对外接口（如JTAG）须要在I/O上加上高下拉电阻，有三态的总线视事情情形也可能须要高下拉，不过大多数的CMOS电路不须要额外的高下拉电阻。
CMOS器件在利用是一样平常要加高下来避免输入悬空
由于CMOS输入是电压掌握型，输入阻抗很高，以是高下拉电阻的值可以很大，理论上用MΩ级别的电阻都没问题。
不过理论归理论，工程师得认清现实。现实的CMOS输入构造，为了保护MOS管的栅极，会在栅极上加入ESD二极管，二极管反向偏置的时候是有泄电流的，还会随温度的升高还会指数增长！
以是CMOS电路的高下拉电阻一样平常在100kΩ以下，一些制程比较前辈的CPU，I/O口的泄电流或者高下拉电流较大，高下拉电阻一样平常取在几kΩ级别。以是设计高下拉电阻前一定要仔细阅读芯片手册，查查I/O的输入电流，看看取什么样的电阻值才合理。
CMOS输入有ESD二极管
其他须要高下拉的情形
开集（Open-Collector）和开漏（Open-Drain）的输出构造每每也须要加上拉电阻。OC和OD输出构造只有下管，以是只能输出L和高阻（Hi-Z）两种状态，而高阻态是难以被电路识别的，以是须要得当的上拉电阻把高阻态转变为高态。
OC（左）和OD（右）输出构造
虽然OC和OD输出构造看起来很复古，利用时也须要外接电阻有点麻烦，但这种构造最大的好处便是可以做线与，也便是多个OC或者OD可以接到一起，只要个中一个输出L，总线便是L，这在多外设中断和电源时序掌握方面很常用。
OC/OD的线与接法
I2C也是OC/OD构造，这样很轻松就能在一条数据线上双向传输数据而不须要额外的方向掌握旗子暗记，而CAN总线则奥妙地利用线与特性来实现总线仲裁。
在处理OC或者OD电路的时候，一定要把稳评估总线负载电容、上拉电阻与所需速率的关系，负载电容越大，速率越快，所需的上拉电阻要越小。
比如I2C总线，如果只挂载了一片从设备，利用4.75kΩ的上拉电阻可能就知足400kHz的总线哀求了，但如果挂了10片从设备呢，1kΩ的上拉电阻也不一定能搞定100kHz的总线速率，这种时候可能得考虑总线负载隔离或者降落总线速率了。
下图是在200pF负载电容情形下，上拉电阻为500Ω、1kΩ、2kΩ、4.75kΩ和10kΩ下的波形，可以看到上拉电阻越大，对电容充电速率越慢，以是上升沿也越慢，当上拉电阻不得当时上升沿已经严重变形，无法担保正常事情。
OC电路不同上拉电阻对波形的影响
冷知识
逻辑反相器可以当成放大器来用！
不是开玩笑，我还真见过产品上用这种骚操作的，只须要把反相器接成反向放大器就可以了，不过逻辑器件当线性器件用，性能嘛...
逻辑反相器（非门）当成线性放大器用
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