一个常见的设计哀求是 PCIe 办理方案在 PCIe 串行接口（端点设备）和传统并行总线接口之间进行桥接，如图 1 所示。具有 PCIe 根繁芜 IP 内核的 FPGA 为设计职员供应了实现所需的基本构建块这样的办理方案。或者，ASSP 和 ASIC 也可以实现此功能。然而，与 FPGA 不同，这些设备只能实现固定配置，无法变动以适应各种可用的并行总线接口。
图 1：具有 PCIe 根繁芜 IP 内核的 FPGA 在 PCIe 串行接口和传统并行总线接口之间桥接。 另一方面，可编程 FPGA 平台使设计职员能够对其设计进行特定变动，以实现与其特定板上可用接口相匹配的特定桥接功能。设计职员还可以灵巧地在单个 FPGA 中实现多个桥接或桥接的不同配置，从而减少板上的组件总数。FPGA 与 PCIe 根繁芜 IP 核相结合，可以实现设计所需的多种其他桥接办理方案。 PCIe 根复合体 PCIe 端点作为上游设备运行，这是根繁芜设备可以实行的功能。然而，就所利用的 FPGA 门而言，一个全功能的根繁芜实现是相称昂贵的。相反，具有事务层功能子集的轻量级根繁芜足以实现大多数桥接功能。 如图 1 所示，这座桥由两个基本组成部分组成。个块是 PCIe 根复合体（或 Root Complex-lite）IP 内核，它与 PCIe 端点设备接口。第二个块是连接到本地总线/并行接口的桥接逻辑。由于此实现是在可编程 FPGA 中实现的，因此设计职员可以根据特定接口需求灵巧地定制设计。其他功能也可以集成到同一个 FPGA 中，从而肃清板上的其他组件并降落总体材料本钱。 实现更轻量级的 IP
PCIe 是一个繁芜的协议。供应功能完好、经由充分验证的 PCIe IP 内核可显著降落设计繁芜性。例如，莱迪思半导体的 PCIe Root Complex Lite （RC-lite） 内核实现了 x1 或 x4 根复合功能，紧张用于 PCIe 桥接应用。如图 2 所示，所有 PCIe 层均作为嵌入式 ASIC 块和在 FPGA 中实现的 PCIe RC-lite 软 IP 内核的组合来实现。各种模块包括电 SERDES 接口、物理层、数据链路层和事务层，以支持实现 PCI Express 根繁芜功能所需的协议栈。这种较轻的 IP 针对 PCIe 端点接口和并行本地总线接口之间的大略桥接应用进行了优化。
图 2：PCIe RC-lite IP 协议栈有助于降落 PCIe 桥接应用的设计繁芜性。 在 LatticeECP2M 或 LatticeECP3 FPGA 中实现的 PCIe RC-lite IP 可实现低本钱、低功耗的 PCIe 桥接应用，同时为设计职员供应定制桥接接口的灵巧性。此外，PCIe 硬件评估板和各种参考设计、演示和软件驱动程序可帮助设计职员启动他们的 PCIe 设计并缩短上市韶光。莱迪思还为设计职员供应了一个硬件评估板来测试 RC-lite IP 办理方案。设计职员可以在支配之前完成互操作性并验证这些办理方案的系统级功能，从而节省常日与设计后调试和性能增强干系的韶光和本钱。 简化桥接繁芜性 PCIe 设计对设计职员提出了重大寻衅。对接口的哀求各不相同，详细取决于 PCIe 设备是否必须连接到另一个端点、根联合体或交流机。此外，设计常日须要一个 PCIe 端点设备和另一个具有并行总线接口的设备之间的连接。 设计职员可以在低本钱、低功耗的 FPGA 平台中实现这些功能，同时保留灵巧可编程架构的所有上风。在 FPGA 中利用 PCIe 根繁芜 IP 功能供应了实现这些桥接功能的空想平台。
