冗余电路会升高本钱，降落性能和提升功耗。但实际上又真的能删减多少呢？
当人们被问到这个问题的时候每每会比较守旧或者认为这是展现架构，设计过程以及IP上风的好机会。IP供应商也是这样认为。其他人则指出，冗余电路的整体观点有点奇怪，由于它是试图以合理价格得到足够好上市产品的自然产物。
芯片制造商试取利用额表面积有很多缘故原由：
• 余量 添加额外的电路虽然会耗费更多的金钱，但是它许可芯片制造商缓冲时序问题以及处理可能存在的变革。
• 成熟度 利用已经被验证过的IP可以降落风险，纵然它可能供应比所需更多的功能。
• 可扩展性 在新的或者竞争激烈的行业中，留下空间和连接端口来集成额外的功能至关主要，由于有可能这些芯片在上市之前就已经由时了。
• 灵巧性 运用场置器可能是实行特定功能最有效的方法，它们能供应安全性，灵巧性和可扩展性。
• 不断发展的标准 在汽车或者通讯等新兴和不断变革的市场中，标准的变革险些是无法避免的。拥有在不完备重做芯片而不断更新标准的能力长久看来可以节省不少韶光和金钱。
险些所有人都认为冗余电路可以减少，问题是可以减少多少以及须要的代价。
冗余电路与经济Achronix营销副总裁Steve Mensor表示：“纵不雅观所有设计，很少有人能说‘我完备利用了所有的逻辑功能与内存’。对付板级FPGA来说，公司可能只会利用个中一半的功能，而另一半并没有利用的需求，或者找不到适当的资源平衡来得到更高的利用率。”
冗余电路必须以精确的术语来定义Flex Logix首席实行官Geoffrey Tate表示：“作为IP供应商，我们正在努力实现利润最大化，而客户也正在努力实现利润最大化。他们希望得到可以得到的最优化的IP，但最大限度地减少摧残浪费蹂躏并不客不雅观。在考虑其他主要成分（如本钱，可用性以及在硅片上已验证的IP）时，要尽可能靠近他们想要的。”
Mobivil首席实行官Ravi Thummarukudy也肯定了已验证IP的代价：“在物理知识产权领域，事情的代价比优化设计更主要。如果有人拥有了能正常事情的IP，那么纵然它们具有轻微不同的功能，他们也会选择已验证的IP，只管它可能不是最优化的。”
不同设计类型之间的经济效益差异是很大的。Codasip的顾问Dan Ganousis说：“有很大一部分市场会为了减少风险而接管摧残浪费蹂躏。那些以9位数的预算和1500万美元到2000万美元的掩膜版构建10nm设计的人无法承受风险。越深入前辈IC设计，风险就越小。新兴的物联网市场则与之相反。对付他们来说，产品上市韶光比风险更主要，掉队竞争对手六个月就不能发布产品了。我们也看到了很多真正关心低功耗和高安全性的人。”
IP的选择与配置如何精确选择IP是设计的一部分。ClioSoft营销副总裁Ranjit Adhikary指出：“我们须要大量韶光来精确地选择和鉴定IP。一个不好的IP选择可能会在往后的流程中引起问题。通过比较不同IP以及配置，可以很随意马虎得到IP已通过验证的代工厂，开放问题等细节。我们针对不同运用处景利用不同的IP配置，并建立一个可分类的机制。”
对付IP供应商来讲，可配置性至关主要。 Silvaco IP部门总经理Warren Savage说：“可配置性是确保客户能够创造最佳设计的关键。但是，可配置性是给开拓过程增加了大量本钱，由于所有场景都须要验证。此外，我们必须付出巨大努力让客户清楚如何精确配置IP，并且确保所有参数有效。”
在很多情形下可配置性都成为了一个寻衅。Synopsys的DesignWare仿照组和MSIP办理方案集团营销组高等主管Navraj Nandra说：“我们为DDR掌握器供应了一个实用工具，这是一个可配置工具，许可客户根据运行模式，地址映射以及其面积/功率/延迟哀求来得到不同的结果。一共有20个参数可供输入，通过这些参数可以得到一个优化的掌握器RTL网表。没有这个实用工具，客户很难得到一个定制IP。”
选择参数也是一件很繁芜的事情。Mobiveil的Thummarukudy说：“客户常日会有吞吐量/面积/功耗的哀求，或者例如通道数量这样的特定需求。但是我们是精通每个协议，可以根据客户哀求配置IP，以是掌握器空间的摧残浪费蹂躏会少于其他人。“
在许多情形下，IP配置的运用程序可能变得与IP本身一样繁芜Nandra补充说道：“我们不想利用太多的配置选项甚至于IP膨胀变大，以是我们选择以自下而上的办法将配置参数添加到工具中。这意味着我们须要一直积累系统知识。为了能做出精确的配置，你必须知道这些参数的用场。因此，IP和工具都会变得很繁芜。这样的话，我们须要会配置IP参数或者客户自己能配置。”
为了确保有效性，须要仔细设计IP。Uniquify公司营销副总裁Graham Bell表示：“最大限度地减少IP的摧残浪费蹂躏取决于IP架构师的聪慧。架构师征采一种可缩减和扩展的架构，并能供应所需的性能。新的创新架构是IP设计公司的宝贵财富。”
但是可配置性依然存在限定。Sonics首席技能官Drew Wingard说：“对付NoC设计，我们意识到将无法利用现有HDL的参数化功能。我们开始利用其他编程措辞对RTL进行阐明来达到灵巧性和可配置性，因此可以选择性地启用功能并避免摧残浪费蹂躏。”
其他人则希望编译器能够创建高效的IP。西门子旗下Mentor公司IP部门总经理Farzad Zarrinfar说：“编译器可以用来产生最佳的IP模块。例如，客户可以在架构层面利用编译器对速率，面积和功耗进行权衡剖析。或者，如果不须要某个多余的功能，编译器就会将之删除，使IP规模得以减小。”
Savage承认：“可配置IP的底线是从硅本钱的角度来讲，不会比常用IP更高。通过可配置IP将产品推向市场的好处是本钱更低，速率更快，安全性更高。”
可综合IP再进一步扩展可能是将IP提升至更高的抽象层次，随之带来了几个问题。Codasip的Ganousis认为：“高层次设计在措辞方面受到了阻挡。System C是一种很好的验证措辞，但想要将其变为一种实现措辞已被证明是很困难的。一种办理方法是降落措辞的难度直至可以被编译，但是这样又失落去了很多措辞的能力和功能。此外，如何编写一个非常简洁的模式的能力对付大多数RTL编写者来说比较难达到。”
在其他领域，技能是有所缺失落的。“综合试图将目标功能最大化，”Wingard阐明说。 “问题在于，目标功能在SoC的性能表现并不能用代数来描述。因此，我可以拥有一个环绕一组延迟约束进行优化的综合引擎，它乃至可以优化产出的约束，但是这些约束并不考虑内存掌握器的实际表现，由于DRAM掌握器的实际吞吐量取决于地址模式，突发长度和与其交互的组件的时域行为。 我们不知道任何一种可以在知足芯片性能需求的情形下处理大部分根本寻衅的综合算法。”
硬核硬核常日与行业标准接口干系。Cadence设计IP组设计工程总监Tom Wong说：“一级IP供应商现在都是非常专业的。我没有看到任何一家供应商在相同的代工厂的工艺节点中支配相同的IP，毕竟这与跟竞争对手比较还随意马虎得多。对付硬核来讲，真正主要的是余量，质量，成熟度以及在硅片上得到验证。”
在这个层面上有很多区分的方法。Synopsys的Nandra阐明了为什么形状可以成为区分的一个成分：“大型运用场置器正在考试测验将大量接口IP放在芯片的边缘，并且它们是由I / O限定。仅是减小功能模块的大小是无济于事的，由于并没有增加引脚。这些客户希望PHY高而瘦，以便IP具有不影响边界的宽高比。在数据中央市场，他们更看重的是性能，采取在芯片顶层利用繁芜的bump方案。他们希望IP宽且短，这样旗子暗记和地的引脚可以在顶层金属匹配对应的层次。”
Cadence的Wong增加了另一种区分办法。“在某些情形下，单个PHY同时支持DDR3 / 3L，DDR4和LPDDR3 / 4接口，这样我们可以利用组合DDR / LPDDR PHY。好处是可以今后兼容，以是SoC在市场上可能存在五年或更永劫光。可以在涌现价格交叉的时候，连接不同的内存类型，由于当一个内存类型过期的时候，新的内存会变得更便宜。在SoC中采取组合存储PHY可以延长芯片的生命周期。”
在某些情形下，同一颗裸片可能被不同产品采取。 Mobiveil的Thummarukudy补充说：“一个设计在不同封装方案和价格可能会有额外的SerDes。这是一个基于经济效应的决定。”
PHY也可以与掌握器集成来进一步节省本钱。Nandra补充说：“当将两者结合在一起的时候，可以肃清PHY和掌握器之间在互操作性哀求方面的所有摧残浪费蹂躏。完全的办理方案可以减少门的数量，我们已经看到了可以供应20％更低延迟和更小面积的案例。”
提高鲁棒性将一个设计优化到极致并不一定是最好的办法。Thummarukudy指出：“设计的许多方面都是履历法则。他们可能会哀求预留30%的余量，来供应一个时序缓冲。这可以在物理设计中处理碰着的非常情形。这种余量绝不是摧残浪费蹂躏，更像是物理设计或过程关键问题的保险。”
危险增加了太多。Wingard阐明说：“我可以定制系统在处理器和内存之间拥有足够的缓冲，这样纵然内存被最大程度地加载，并且处理器和内存之间的事务流量有最大的延迟，那么处理器可以覆盖许多事务问题”。 如果我的均匀内存延迟足够短，这样的交易量就会减少，那么我已经由度设计了。当 人们决定这是否值得的时候？ 如果您为一样平常事宜设计了芯片，则可能无法正常事情。 当你有争议的时候，事情会减慢，你将会降落你所须要的资源的一段韶光，如果你没有建立一些剩余容量的话，那么你可能永久不会遇上。因此你已经做了一些过度的设计，性能架构的技能正在认识到多少是得当的。
适型化是主要的，定义真实的场景或用例是确保重要性能需求可以得到知足的一种办法。 Breker验证系统公司首席实行官Adnan Hamid说：“新兴的可移植刺激标准将为系统架构师供应一个有代价的工具，以便能够定义主要的场景。 “这些用例作为验证团队的出发点，并验证明行是否符合规范。”
架构性摧残浪费蹂躏除了适型化互贯串衔接构之外，架构师还必须供应适当的处理能力，这正在成为一个更困难的任务。 Achronix的Mensor指出：“CPU在很大程度上被超越，只管他们仍旧连续推拿尔定律上升曲线，但和以前比较已经变慢。” “单核性能基本上被封顶了，可以添加的内核数量没有低落的改进是有限。 所以是有限度的。”
有些人正在寻求更好的处理器。 Uniquify的贝尔说：“指令集架构（ISA）会影响基于处理器的设计中的面积和功耗。 “新的RISC-V ISA许可定制以供应设计中所需的指令。 这意味着通过肃清冗余指令和硅来降落功耗和减小面积。”
Ganousis补充说，“为了肃清摧残浪费蹂躏，你必须去除那些无用的晶体管。那些晶体管泄露电流，而且您必须意识到没有EDA公司或代工厂想去肃清摧残浪费蹂躏。 如果你主见客户，你要提出一个不同于EDA和代工厂供应的答案。”
所有处理器都须要大小得当的内存。 Flex Logix的Tate补充说：“人们编写C代码，并且他们知道他们将来会升级代码。” “多少额外的内存该当投入多少？ 这是一种风险和回报的环境，花费额外的硅供应更多的灵巧性，但短期本钱。”
有些乃至看到CPU太低效率和摧残浪费蹂躏。 Mensor说：“有大量证据表明，和CPU集群实现比较FPGA功耗更有效率。” “CPU是高功率办理方案，虽然非常灵巧，但它们比利用FPGA实行相同的功能多花费一个数量级的功率。 利用FPGA的寻衅在于，当编程时，它是要做一个特定的功能，而CPU则是要做任何功能。 CPU目的是编程，而FPGA的意图是在编程之后运行该功能。 以是有些部分重新配置和即时配置，使功能的变动更快更灵巧，但这仍旧是少数的情形。”
FPGA本身供应了一些有趣的权衡。 Mensor说：“我们利用标准单元实现FPGA，以便我们可以更快地实现设计，并可以覆盖多个流程节点。” “但是，我们确实优化了几个标准单元，如多路复用器。 我们在开关矩阵中利用很多，并且当FPGA被编程路由时改变多路复用器。 他们不必从一个输入快速切换到另一个输入，由于它们不常常实行。 这许可一个非常优化的单元。”
充分利用FPGA是不可能的。 他补充道：“在任何FPGA中都将占用开销。” “虽然设计可能会变革很小，在某些时候，您可能会靠近100％的利用率。 那么你将难以做地布局布线。 您必须有一些冗余才能连续保持灵巧性。 纵然是最小的变革大概意味着没有足够的灵巧性来做出改变。”
Tate目前的想法是，团队该当增加三分之一的能力，随着韶光的推移，如果这是一个好的数字，他们将得到履历并学习。
结论所有设计都包含冗余，摩尔定律的迅速发展险些助长了它。 将设计推向市场比优化它们更为主要。 但是，那些勾留在旧技能中的人们正在开始面临不同的冗余寻衅。 只管须要更高的开拓本钱，适型化设计和肃清过多的利润成为一种降落硅面积，功耗和制造本钱的办法。 物联网正在寻衅许多“履历法则”，并且可能会细流全体设计链。
原文链接：https://semiengineering.com/trimming-waste-in-chips/
本日是《半导体行业不雅观察》为您分享的第1434期内容，欢迎关注。
