微旗子暗记 | 高速师长西席
N年的宝贵履历见告我们，碰着过孔stub时，最好办法便是器件在表层走线靠下层，器件在底层走线就靠上层，这样能把stub降到最低。但是，有没有这样一种情形，你们以为无论走哪一层都以为不能把stub降得很低的情形呢？
恩，还真有这么一种操作，而且实在我们还见得不少。在比较空想的器件布局下，我们喜好把高速旗子暗记的收发芯片都放在同一面，要么都是表层，要么都是底层。缘故原由很大略，这样的话我们从表层的pin打孔到内层走线时，只要我们走到了靠下的层（以器件放表层解释，如果是放底层则相反哈），这样两个过孔就都会是比较短的过孔stub，有利于提高旗子暗记传输质量。而且不要总是动不动就提要背钻这事嘛，能担保质量的同时又可以大略快捷的省本钱和加工流程这种好事，相信谁都不会谢绝吧？
但是，有的高速旗子暗记却不能做到两个器件都放在正面，看起来彷佛显得我们不重视这些高速走线似的。大家是不是以为只要我们想优先担保它们的传输的话，就肯定轻松的做到先把它们都放在表层是吧？有的东西连臣妾都不能担保啊，更何况PCB工程师呢？例如，个中一个器件是双面都有高速走线的pin……
实在这样的器件是有的，而且运用很广泛，个中一种便是我们本日的主人公，PCIE金手指。在我们很多PCIE子卡设计中，都会碰着它。它的封装便是双面的焊盘构造。这样的PCIE旗子暗记我们最近打仗非常多，紧张便是运用在现在很火的人工智能领域上。
像上图高亮的TX链路（怎么分的TX还是RX？看看电容呗）是在底层，而我们的主芯片放在表层，那我们的内线走线彷佛走到哪一层便是不能达到放同一面时的效果，无论是放在靠上层还是靠下层，都会有个中一个过孔有很长的stub。这时能够想象PCB工程师的心情就彷佛下图的情形一样抵牾……
在说完了前面的铺垫之后，再说说本文想描述的案例。该旗子暗记走的是PCIE3.0的协议（8Gbps），板厚是2.0mm。在初版中，客户为了省本钱，问我们能不能不背钻处理，然后我们高速师长西席也不是动不动就叫客户背钻的，由于经由验证之后，认为把走线走到靠下层时，长过孔的stub大概在60mil旁边，对付8Gbps的旗子暗记仍在可以接管的范围。客户也怀着将信将疑的心态投了板，不过还好没等多久，回板之后客户进行了PCIE的测试（子卡插到base进行测试），创造真的是OK的哦，传输没有问题。
统统都没什么问题之后，后面客户又开始了第二版，其他走线有一些改动，PCIE这部分事理图没有改动。本来按说PCIE直接copy就好了，但是由于靠下面的走线须要让给更高速的旗子暗记，因此无法连续按照上一版靠底层走线。这时PCB工程师想到反正都会有一个长的过孔stub，影相应当是一样的，因此就把走线放在和下层对称的上层去走，于是就第二版的链路变成了这样（由于后面要比拟两者的差异，因此我们用同一条链路不同走线层来比拟会更有说服力）。
这便是前面说到，无论靠上还是靠下都会有一个长的过孔stub无法避免。实在乍一看，觉得该当是一样的，由于还是有一个长的和一个短的过孔stub的影响。事实上是这样吗？
我们把两种情形进行仿真比拟一下，他们的传输损耗有非常惊人的结论，那便是真的便是一样的。如下所示：高速师长西席们再三确认后。确定真的是有两根曲线，真的千篇一律哈。红的曲线被绿的覆盖了……
后面想了一下，实在一样也是对的。对付这种线性时不变系统而言。事实上他们就该当是一样的。理论不想过多阐明哈，对付这种名词大家感兴趣再去搜搜哈。大略来说便是从末了吸收来看，首先韶光是一样的，然后stub一样的情形下是不care长stub和短stub的顺序，能量经由振荡传输到吸收真个时候便是一样的。那看起来这种case下走靠上还是靠下层真没有影响？
很多时候当你有一个认为精确的结论时，每每须要经得住很多人的敲打。例如有同事就提出，要不给他们赋了收发模型看看眼图是不是也一样？好，这个主张非常好，由于对付很多人来说，S参数远没有时域的波形或者眼图直不雅观，于是我们加入收发模型进行仿真后，就立马把这个结论推翻了……
溘然创造原有差距会那么大，眼高居然差了50多mV。两者看起来波形都不错，但是在PCIE链路中，这个只是子卡部分，插上base板后吸收裕量就肯定很小了，以是这个已经是一个很大的差距了。
在惊异之余我们再转头看看这两条链路的回波损耗，终于创造了不一样的地方。
从回波损耗来看，版本一的结果的确会比版本二要好。这便是导致眼图有差异的缘故原由了。以是对付这种始终会存在过孔stub的情形下，我们走线层的选择实在会影响很大，不能再按照传统的纯挚靠下层或者靠上层来走了，这时候必须详细问题详细剖析哈。
提问：如果链路换成了RX链路，那我们该当选择靠上还是靠下层走线呢？你们以为还有没有其他更好的走线办法？
