绝对干货！PLL芯片接口常见的11个问题以及应对方法_滤波器_暗记

功率： 知足参考输入灵敏度的哀求。

稳定性： 常日用 TCXO，稳定性哀求< 2 ppm。
这里给出几种参考的稳定性指标和相位噪声指标。

频率范围： ADI 供应的 PLL 产品也可以事情在低于最小的参考输入频率下，条件是输入旗子暗记的转换速率要知足给定的哀求。

建议

在PLL 频率综合器的设计中，我们推举利用温度补偿型晶振（TCXO）。
在须要微调参考的情形下利用 VCXO，须要把稳 VCXO 灵敏度比较小，比如 100Hz/V，以是设计环路滤波器的带宽不能很大（比如 200Hz），否则构成滤波器的电容将会很大，而电阻会很小。
普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推举利用。

能详细阐明下掌握时序、电平及哀求吗？

ADI 的所有锁相环产品掌握接口均为三线串行掌握接口，如图 1所示。
要把稳的是：在 ADI 的PLL 产品中，大多数的时序图如图 1中上面的图所示，该图是缺点的，精确的时序图如图 1中下面的图所示，LE 的上升沿应跟 Clock 的上升沿对齐，而非 Clock 的低落沿。

图 1. PLL 频率合成器的串行掌握接口（3 Wire Serial Interface）

掌握接口由时钟 CLOCK，数据 DATA，加载使能 LE 构成。
加载使能 LE 的低落沿供应起始串行数据的同步。
串行数据先移位到 PLL 频率合成器的移位寄存器中，然后在 LE 的上升沿更新内部相应寄存器。
把稳到时序图中有两种 LE 的掌握方法。

SPI 掌握接口为 3V/3.3V CMOS 电平。
其余，须要把稳的是对 PLL 芯片的寄存器进行写操作时，须要按照一定的次序来写，详细请参照芯片资料中的描述。
特殊地，在对 ADF4360 的寄存器进行操作时，把稳在写掌握寄存器和 N计数器间要有一定的延时。

掌握旗子暗记的产生，可以用 MCU，DSP，或者 FPGA。
产生的时钟和数据一定要干净，过冲小。
当用 FPGA 产生时，要避免竞争和冒险征象，防止产生毛刺。
如果毛刺无法避免，可以在数据线和时钟线上并联一个 10~47pF 的电容，来接管这些毛刺。

一样平常地，掌握 PLL 的旗子暗记包括：CE，LE，CLK，DATA。
CLK 和 DATA 旗子暗记可以共用，即占用2 个 MCU 的 IO 口，用 LE 旗子暗记来掌握对哪个 PLL 芯片进行操作。
多个 LE 旗子暗记也可以共用一个MCU 的 IO 口，这时须要用 CE 旗子暗记对芯片进行上电和下电的掌握。

ADIsimPLL V3.3 使运用工程师从繁杂的数学打算中解脱出来。
我们只要输入设置环路滤波器的几个关键参数，ADIsimPLL 就可以自动打算出我们所须要的滤波器元器件的数值。
这些参数包括，鉴相频率 PFD，电荷泵电流 Icp，环路带宽 BW，相位裕度，VCO 掌握灵敏度 Kv，滤波器的形式（有源还是无源，阶数）。
打算出的结果每每不是我们在市情上能够买到的元器件数值，只要选择一个最靠近元器件的就可以。

滤波器开环增益和闭环增益以及相位噪声图之间的关系。
闭环增益的迁移转变频率便是环路带宽。
相位噪声图上，该点对应于相位噪声曲线的迁移转变频率。
如果设计的锁相环噪声太大，就会涌现频谱剖析仪上看到的迁移转变频率大于所设定的环路带宽。

有源滤波器由于采取放大器而引入噪声，以是采取有源滤波器的 PLL 产生的频率的相位噪声性能会比采取无源滤波器的 PLL 输出差。
因此在设计中我们只管即便选用无源滤波器。
个中三阶无源滤波器是最常用的一种构造。
PLL 频率合成器的电荷泵电压 Vp 一样平常取 5V 或者稍高，电荷泵电流利过环路滤波器积分后的最大掌握电压低于 Vp 或者靠近 Vp。

如果VCO/VCXO 的掌握电压在此范围之内，无源滤波器完备能够胜任；如果VCO/VCXO 的掌握电压超出了 Vp，或者非常靠近 Vp 的时候，就须要用有源滤波器。
在对环路偏差旗子暗记进行滤波的同时，也供应一定的增益，从而调度VCO/VCXO掌握电压到得当的范围。

那么如何选择有源滤波器的放大器呢？这类运用紧张关心一下的技能指标：

如果是单电源供电，须要考虑利用轨到轨（Rail-to-Rail）输出型放大器。

选择 VCO 时，只管即便选择 VCO 的输出频率对应的掌握电压在可用调谐电压范围的中点。
选用低掌握电压的 VCO 可以简化 PLL 设计。

VCO 的输出通过一个大略的电阻分配网络来完成功率分配。
从 VCO 的输出看到电阻网络的阻抗为 18+(18+50)//(18+50)=52ohm。
形成与 VCO 的输出阻抗匹配。
下图中 ABC 三点功率关系。
B，C 点的功率比 A 点小 6dB。

如下图是 ADF4360-7 输出频率在 850MHz~950MHz 时的输出匹配电路，把稳该例是匹配到 50 欧的负载。
如果负载是 75 欧，那么匹配电路无需改动，ADF4360-7 的输出级为电流源，负载值的小变动不会造成很大的影响，但要把稳差分输出真个负载需相等。

不才列情形下，电荷泵的极性为正。

不才列情形下，电荷泵的极性为负。

PLL 锁定指示分为仿照锁定指示和数字锁定指示两种。

鉴相器和电荷泵事理图

数字锁定指示：

当 PFD 的输入端连续检测到相位偏差小于 15ns 的次数为 3(5)次，那么 PLL 就会给出数字锁定指示。

数字锁定指示的事情频率范围：常日为 5kHz~50MHz。
在更低的 PFD 频率上，泄电流会触发锁定指示电路；在更高的频率上，15ns 的韶光裕度不再适宜。
在数字锁定指示的事情频段范围之外，推举利用仿照锁定指示。

仿照锁定指示：

对电荷泵输入真个 Up 脉冲和 Down 脉冲进行异或处理后得出的脉冲串。
以是当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平旗子暗记。
图为一个范例的仿照锁定指示输出（MUXOUT 输出端单独加上拉电阻的情形）。

仿照锁定指示的输出级为 N 沟道开漏构造，须要外接上拉电阻，常日为 10KOhm~160kohm。
我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。

误锁定的一个条件：

参考旗子暗记REFIN旗子暗记丢失。
当REFIN旗子暗记与PLL频合器断开连接时，PLL显然会失落锁；然而，ADF41xx 系列的 PLL，其数字锁定指示用 REFIN 时钟来检讨是否锁定，如果 PLL 先前已经锁定，REFIN 时钟溘然丢失，PLL 会连续显示锁定状态。
办理方法是利用仿照锁定指示。

当 VCXO 代替 VCO 时，PLL 常常失落锁的缘故原由。
以 ADF4001 为例解释。
VCXO 的输入阻抗常日较小（相对付 VCO 而言），大约为 100kohm。
这样 VCXO 须要的电流必须由 PLL 来供应。
PFD=2MHz， Icp=1.25mA，Vtune=4V，VCXO 输入阻抗=100kohm，VCXO 掌握口电流=4/100k=40uA。
在 PFD 输入端，用于抵消 VCXO 的输入电流而须要的静态相位偏差

16ns>15ns，以是，数字锁定指示为低电平。

办理方法 1，利用仿照锁定指示。

办理方法2，利用更高的电荷泵电流来减小静态相位偏差。
增大环路滤波器电容，使放电变缓。

频率指标：可以事情在低于最小的射频输入旗子暗记频率上，条件是 RF 旗子暗记的 Slew Rate 知足哀求。

例如，ADF4106 数据手册规定最小射频输入旗子暗记 500MHz，功率为-10dBm，这相应于峰峰值为200mV，slew rate=314V/us。
如果您的输入旗子暗记频率低于 500MHz，但功率知足哀求，并且slew rate 大于 314V/us，那么 ADF4106 同样能够正常事情。
常日 LVDS 驱动器的转换速率可以很随意马虎达到 1000V/us。

10PLL 芯片对电源的哀求有哪些？

哀求 PLL 电源和电荷泵电源具有良好的退耦，比较之下，电荷泵的电源具有更加严格的哀求。
详细实现如下：

在电源引脚出依次放置 0.1uF，0.01uF，100pF 的电容。
最大限度滤除电源线上的滋扰。
大电容的等效串联电阻每每较大，而且对高频噪声的滤波效果较差，高频噪声的抑制须要用小容值的电容。
下图可以看到，随着频率的升高，经由一定的迁移转变频率后，电容开始呈现电感的特性。
不同的电容值，其迁移转变频率每每不同，电容越大，迁移转变频率越低，其滤除高频旗子暗记的能力越差。

其余在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。

VCO 的中央频率由下列三个成分决定。

1）VCO 的电容 C VCO

2）由芯片内部 Bond Wires 引入的电感 L BW

3）外置电感 L EXT 。
即

个中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO的输出 中央频率。
VCO的掌握灵敏度在相应的数据手册上给出。
作为一个例子，下图给出了 ADF4360-7 的集成 VCO 特性。

ADF4360-7 VCO 输出中央频率与外置电感的关系

ADF4360-7 VCO 的灵敏度与外置电感的关系

电感的选取，最好选用高 Q 值的。
Coilcraft 公司是不错的选择。
市情上常见的电感基本在 1nH以上。
更小的电感可以用 PCB 导线制作。
这里给出一个打算 PCB 引线电感的大略公式，如下图所示。

导线电感的模型