大年夜规模芯片越来越多若何改进物理设计方法学取得流片成功？_时序_模块

编辑 | 王十七

随着摩尔定律的发展，90/65nm工艺下的大规模芯片越来越多，后端物理设计变得更加繁芜，碰着了很多新问题，如高集成度、层次化设计、泄露功耗、多角落一多模式、串扰噪声等，签收的标准也发生了变革。

因此必须改进物理设计方法学，适应新的情形，来取得流片成功。

表1显示的是从180nm到45nm台积电(TSMC)工艺Metal2最小间距 (pitch)的变革趋势 。

可以看出每代工艺节点线宽、线间距基本上以0.7的比率低落，随之带来的标准单元库缩小得更加严重，表 2显示了 9-Track TSMC库标准单元大小的变革。

由于水平和垂直方向都缩小了λ倍 (相邻 2 个工艺之间是 1/0.7=1.43倍)，因此面积变革是 λλ，即同样的芯片面积上可以放λλ倍多的标准单元。

由于金属布线的资源(特殊是 M2)增加量小于λλ，伴随着标准单元数量的增多，芯片利用率有低落的趋势，设计者应把稳降落初始利用率，比如从 55—65％开始。

表3是几个工艺下不同芯片/模块的规模比拟。

可以看出，同样是 10 X 10mm2 ，65nm芯片的元件数量险些是 180nm芯片的 10倍。

很多 65nm下的设计表明，纵然是 2×2，3×3 mm2 这样小的面积，也能达到 300k～600k的元件数量。

单元数量的增加导致电子设计自动化 (EDA)工具运行韶光的增加，延长了全体后端设计韶光。

可以采取 EDA工具的多 CPU、多线程 (Multi threading)等并行事情办法来加快设计过程。

层次化设计方法

对付千万门级以上等超出 EDA工具设计容量的电路，可以采取层次化设计设计方法，分而治之。

这个涉及到顶层和子模块事情的分工与合营。

顶层的前期事情是进行子模块划分，包括逻辑划分、物理划分、时序划分、子模块引脚 (I/O pin)位置确定等。

电源网络设计是一项很主要的事情，可由顶层统一设计，根据芯片的功耗设计电源条 (power strap)的宽度和间距，然后确定各个子模块的电源条的位移位置 (offset)，即担保在顶层可以对齐连接即可。

有的还哀求标准单元行电源线 (row rail)也对齐。

子模块的引脚位置由顶层做全局布线来决定，最好能出在同一边上。

时序划分(timing budget)方面常日对子模块端口进行过约束 (over—constraint )，留出余量给顶层时序。

模块划分结束后，接着是子模块的布局布线流程，在时钟树之后，要提取 I/O边界的时序模型给顶层，可以用 ETM (Extracted Timing Model)或者 ILM(Interface Logic Mode1)，这样顶层的布局布线事情也可以同时开展。

ETM或 ILM只包含边界干系逻辑，不含内部逻辑，这既减小了数据库的容量，又知足了顶层时序检讨的哀求。

时钟树之后，子模块的时钟树延迟(clock latency)已经知道，必须反馈给顶层，如下图。

该子模块时钟延迟为1.5ns，顶 层总时钟延迟估计为2.4ns，在顶层做时钟树之前，必须让顶层知道子模块内部的1.5ns时钟延迟，否则子模块时钟将与顶层无法平衡。

这样从顶层 clk 源端到该子模块时钟端 cclk的设计延迟是 2.4 ns -1.5ns=0.9ns。

在 ICC里面实现该功能构造的方法是设置float pin。

子模块在布线结束之后还可以更新这个模型给顶层。

顶层和子模块的交互有反复迭代的过程，这取决于时序划分的质量和时序更新的结果。

末了的签收阶段 (Signoff)时，顶层读入各个子模块的寄生文件 (如SPEF)，进行平坦化静态时序剖析。

下图显示了层次化设计方法的流程。

层次化设计的优点是各个子模块可以并行同时进行，子模块设计者可以重点关心子模块内部的时序，可以单独做物理验证等，对付边界接口的时序可以由顶层设计者来统一处理，从而提高了设计效率，缩短了全体设计流程的韶光。

常日子模块都不会太大(一样平常掌握在 100万元件数以内)，能够把 EDA 工具的运行韶光掌握在合理范围内。

现在很多芯片包含ARM、DSP、MCU等IP核，常日都是先单独做成一个子模块，末了集成进顶层。

减小串扰效应

随着线间距的减小，单元密度的增加，串扰噪声在90/65nm下的影响越来越大。

串扰不仅会增加线上的旗子暗记延迟(Delta delay/Delta Trans)，还产生不愿定性的毛刺 (glitch)旗子暗记滋扰电路的正常事情。

对付 180nm设计，可以不考虑串扰 ，130nm设计，可以选做，但是对付90nm以下设计，串扰成了签收标准，必须修复。

对串扰紧张分为布线前的预防和布线后的修复2个步骤，个中预防的效果是明显的，详细如下：

3.仿照和数字模块保持间隔，隔离布线 ，避免数字开关旗子暗记对仿照区域的滋扰,仿照模块比如 PLL、ADC周围该当严格掌握数字旗子暗记线的通过，可以设置布线阻挡区域(route blockage)，在仿照和数字区域之间可以放置大量的去耦电容 (Decap)单元，过滤毛刺旗子暗记。

4.避免狭长沟道区域的过多布线，这多发生于一些存储模块 (Memory)之间的区域 ，增大这些模块之间的空间间隔，在单元布局中应只管即便避免过于拥挤的区域。

5.布线时采纳时序和串扰 (timing／crosstalk) 驱动的选项，并且在布线后进行噪声去除修复。

ICC常日会在全局布线(global route)和分配布线(track assignment)的阶段中进行串扰的预防，比如隔离噪声相互影响较大的旗子暗记线，进行远间隔或换金属层分配线，然后在布线后修复中增大线间距 (widen wire spacing)或者在受害线上加入buffer，增强驱动。

对付少量剩余违规，可以采取手动增大受害线的驱动单元 (upsize driver)，在受害线上加驱动单元，移动驱动单元位置，拉开单元 (线 )间距，换金属层等方法来修复。

多角落，多模式事情

由于 90/65nm工艺的繁芜性，代工厂须要更多的 PVT工艺条件组合来验证器件的物理特性，来担保器件的稳定事情。

表 4显示了TSMC工艺 180/130与 90/65nm节点的 Corner差别。

由于 90/65nm下晶体管泄露功耗增大，增加了最大和范例泄露功耗剖析角落，可用于剖析泄露功耗。

在时序剖析方面，除了传统的 TF/FF/SS 3个 Comer之外，90/65 nm还多出低温 SS，0度 FF。
低温反型效应是 90nm以下的特有征象，指的是在低温低压(1V旁边)下，晶体管电路事情有变慢的趋势，紧张是由于阈值电压 Vth对电流大小的影响超过了迁移率的变革浸染。

低温SS已经成为签收阶段必须进行时序检讨的角落。

同时芯片的事情模式也在不断增多，比如功能模式、测试模式、BIST模式等。

目前 EDA工具普遍支持多个模式和多个角落同时运行。

减小泄露功耗

90/65nm下，晶体管的栅氧化层越来越薄，栅极隧穿效应也更加明显，亚阈值电流和反向PN结电流增大，导致泄露功耗逐渐增大。

TSMC 工艺最大泄露功耗角落为 FF 125 度。

从 130nm开始，单元库开始有多阈值库支持，即 HVT/RVT。

一样平常在时序关键路径，多用 RVT来担保时序，在非关键路径，用 HVT单元来降落功耗。

在优化完成后，应检讨 HVT/RVT的比例，该比例越高，解释泄露功耗越小。

在频率不高的设计里面，该比值常日大于 2：1。

HVT/RVT组合还可以用来修复时序违规，比如用RVT单元来修复 setup违规，利用 HVT单元来减慢路径，修复 hold违规。

由于同一种类型的HVT/RVT单元常日做的大小一样，出引脚位置也相同，使得更换单元十分地方便。

考虑动态电压降

90/65 nm下随着线宽的变小，芯片功耗的增大，电压降和电迁移的问题更加突出。

只管铜工艺防止EM的能力好于传统的铝工艺，但仍有必要增加最上方的 RDL层来增加电源供应，由于该层厚度大，可以容纳更多的电流。

不仅如此，由于布局单元密度增加 ，翻转频率的增加，以往的静态电压降剖析已经不能完备反响芯片内部的实际事情情形，例如某个区域旗子暗记翻转特殊频繁， 引起出入的电流的颠簸较大，从而造成该区域电源线电压在短韶光内降落，从而影响电路的正常事情。

动态电压降剖析正是适应这种须要而产生，代表工具如 Apache的 RedHawk，或 Synopsys的 PrimeRail，它们读入时序约束、翻转勉励旗子暗记、寄生信息、布局信息、网表等，经由剖析，能得出 IR—Drop随韶光变革的趋势，从而得出在哪些详细时候 IR—Drop是最差的。

动态电压降的最差点和静态电压降的最差点不完备同等，可以都进行修复，例如增加电源条供应，分散高翻转率单元拥挤的摆放位置。

在电源网络设计方面，随着宽金属线宽的变革，以前 180nm/130nm下那粗而稀疏的电源条方法很多已经被细而密的电源网格来取代。

由于线间距小，稠密而细的电源条能供应更加充分稳定的电流，减小电源线上的动态颠簸，从而减小动态电压降。

去耦单元的存在能够帮助坚持电源电压的稳定性 ，减少电源线上的噪声。

它们就像电荷“蓄池塘”一样，平时保持着电荷充满状态，当周围门单元进行频繁翻转时，它们能从“蓄池塘”里开释电荷，从而填补电源线上的电压丢失。

RedHawk工具能剖析芯片内部须要多少去耦电容量才能坚持电源电压的稳定性， 从而给添加 Decap单元供应辅导意义。

在单元翻转频率较高的区域，应把稳多加 Decap。

总结

我们剖析了90/65 nm下物理设计上碰着的新问题，如单元密度、层次化设计、串扰、电压降等，提出了一些办理方案。

随着物理设计的繁芜性增加，新征象不断涌现，后端设计者只有不断学习，加强设计流程改进，才能对流片成功更有信心。