图片来源：台积电
按照上图所示，台积电2023年正在推进3nm级别的N3系列工艺，下一步便是在2025-2027年间铺开2nm级别的N2系列工艺N2、N2P等，将在单颗芯片内集成超过1000亿个晶体管，单个封装内则能做到超过5000亿个。后续便是2027年的1.4nm级A14以及2030年完成的1nm级A10制造工艺。
据悉1nm A10工艺节点将在单颗芯片内集成超过2000亿个晶体管，单个封装内则超过1万亿个，比较N2工艺翻一倍。值得把稳的是，Intel此前也表示，2030年要做到单个封装1万亿个晶体管。
业界情形看，目前最繁芜的单芯片是NVIDIA GH100，晶体管达800亿个。多芯片封装方面处于领先地位的是各种GPU打算芯片，Intel Ponte Vecchio GPU Max超过1000亿个晶体管，AMD Instinct MI300A、MI300X分别有1460亿个、1530亿个晶体管。
一贯以来，摩尔定律的进步始终驱动着半导体行业的发展，但近年来，受限于材料本身的物理特性，制造设备和工艺、架构的瓶颈，摩尔定律的适用性不断受到质疑。当代在人工智能、大数据、新能源汽车等需求推动下，市场对付高性能芯片需求更为急迫。台积电表示，将能够在未来五到六年内在性能、功耗和晶体管密度方面提升其生产节点，会陆续推出2nm、1.4nm和1nm节点。
据台积电称，这种趋势将持续下去，几年后，我们将看到由超过1万亿个晶体管组成的多芯片办理方案。但与此同时，单片芯片将连续变得繁芜，根据台积电在IEDM上的演讲，我们将看到拥有多达2000亿个晶体管的单片处理器。台积电及其客户必须同步开拓逻辑技能和封装技能，前者为后者供应密度改进，这便是台积电将生产节点的演化和封装技能都包含在同一张幻灯片上的缘故原由。
