2.2线路编码2.21 8b/10b编码将发送的8bits数据分为两部分：高3位（记为HGF）、低5位（记为EDCBA），记为D.X.Y（X代表EDCBA，Y代表HGF）；高3位进行3b/4b编码（记为fghj），低5位进行5b/6b编码（记为abcdei）。
HGFEDCBA => abcdeifghj
定义一：在abcdeifghj中，1比0多一个记为+2；0比1多一个记为-2；1和0一样多记为0。利用+2、-2、0三个值表示了该数据0和1个数的不均等性（Disparity）。定义二：该次传输的1比0多记RD = +1，0比1多记RD = -1；个中，RD为运行不均等性（Running Disparity）。初始发送状态的Previous RD定义为-1，那么根据表格1中的规则即可根据前一次的RD从编码表中挑选出当前该当发送数据的Disparity。除了须要编码的256个D.X.Y数据外，别的数据中的12个作为K码：K.X.Y，例如：K.28.1, K.28.5, and K.28.7 称为"comma symbols"。8b/10b（64b/66b、128b / 132b）编码技能担保了发送数据通道中的直流平衡，减小了差分旗子暗记中的直流分量，易于吸收端规复时钟。
2.3发送预加重
由于传输线具有低通滤波器的性子，在电路板传输的高速旗子暗记会涌现明显衰减，特殊是趋肤效应和电介质损耗的影响。传输线上的旗子暗记边沿斜率变缓，码元变宽，幅度低落，抖动增加，导致眼图闭合，误码率上升。
预加重电路将旗子暗记进行一定量的过驱动，增加旗子暗记的高频分量，经传输线后仍能保持标准旗子暗记的特色，提升眼图质量，降落误码率。
2.4吸收均衡
除了在发送端采取预加重或去加重技能外，在吸收端一样平常采取吸收均衡技能提高系统性能。
吸收均衡器频率特性恰好与传输线相反，通过放大旗子暗记的高频旗子暗记，保持低频旗子暗记，来补偿传输线对旗子暗记的衰减，改进眼图性能，担保传输质量。
3 Xilinx FPGA Transceivers3.1系统架构
The 7 series FPGAs GTX and GTH transceivers are power-efficient transceivers, supporting line rates from 500 Mb/s to 12.5 Gb/s for GTX transceivers and 13.1 Gb/s for GTH transceivers. Four GTXE2_CHANNEL primitives and one GTXE2_COMMON primitive to be a Quad.
GTX收发器的TX RX相互独立，但都是由PMA（Physical Media Attachment，物理媒介适配层）和PCS（Physical Coding Sublayer，物理编码子层）组成。PMA内部集成了高速串并转换(Serdes)、预加重、吸收均衡、时钟发生器和时钟规复等；PCS内部集成了8b/10b编解码、弹性缓冲区、通道绑定和时钟改动等。
3.2 TXOOB：Out-Of-Band/边带旗子暗记；
PISO：Parallel In Serial Out/并进串出；
3.21 8b/10b Encoder/8b/10b编码器8B/10B is an industry standard encoding scheme that trades two bits overhead per byte for achieved DC-balance and bounded disparity to allow reasonable clock recovery. 高速收发器的发送端一样平常都带有8b/10b编码器。目的是担保数据有足够的切换供应给时钟规复电路，编码器还供应一种将数据对齐到字的方法，同时线路可以保持良好的直流平衡。在GTX运用中，如果发送的是D码，则须要将TXCHARISK拉低，如果是K码，则将相应的TXCHARISK拉高。
3.22 Pattem Generator/ PRBS产生器Pseudo-random bit sequences (PRBS) are commonly used to test the signal integrity of high-speed links.GTX拥有伪随机数列产生电路，伪随机数列是之中看似随机，但是是有规律的周期性二进制数列，有良好的随机性和靠近白噪声的干系函数，以是伪随机数列可以用来做误码率丈量、时延丈量、噪声发生器、通信加密和扩频通信等等领域，在GTX中可以用来测试高速串行通道传输的误码率。
3.23 TX Phase Adjust FIFO/相位调度FIFO
我们都知道FIFO具有隔离时钟域的功能，在这里也不例外，我们从图中可以知道，TX Buffer连接着两个不同的时钟域XCLK和TXUSRCLK，在发送真个PCS子层内部包含两个时钟域，XCLK（PMA并行时钟域）TXUSRCLK时钟域，为了数据发送的稳定，XCLK和TXUSRCLK必须是速率匹配，相位差可以肃清的，TX Buffer紧张用于匹配两时钟域的速率和肃清两时钟域之间的相位差。
3.24 TX Polarity Control/发送极性掌握TX发送端支持对TX发送的数据进行极性掌握，从PCS子层输出的编码数据在进入PISO串行化之提高行极性翻转，这部分功能紧张是用来填补PCB的设计缺点，如果PCB设计时不慎将TXP和TXN交叉连接的话，可以通过设置TXPOLARITY为“1”来翻转旗子暗记的极性。
3.3 RXEQ：Equalizer/均衡器；
OOB：Out-Of-Band/边带旗子暗记；
CDR：Clock and Data Recovery/时钟规复；
SIPO：Serial In Parallel Out/串进并出；
3.31 RX Equalizer (DFE and LPM)/均衡器RX旗子暗记从仿照前端进来之后，首先经由RX均衡器，均衡器的紧张浸染是用于补偿旗子暗记在信道传输过程中的高频丢失，由于信道是带宽受限的，以是旗子暗记经由它必将造成衰减乃至遭到毁坏。RX吸收真个均衡器有两种，分别是LPM和DFE，两者功耗和性能有所不同，个中LPM功耗较低，DFE能供应更精确的滤波器参数，从而可以更好的补偿传输信道丢失，因此性能更好。
3.32 RX CDR/时钟规复由于GTX传输不带随路时钟，因此在吸收端必须自己做时钟规复和数据规复，首先外部数据进来之后经由均衡器，紧接着均衡器出来的数据就进入时钟数据规复电路。GTX利用相位旋转CDR构造，从DFE进来的数据分别被边缘采样器和数据采样器捕获，然后CDR状态机根据两者决定数据流的相位并反馈掌握相位内插器（PI），当数据采样器的位置位于眼图中心的时候边缘采样器锁定到数据流的传输域。个中CPLL或者QPLL为相位内插器供应根本时钟，使CDR状态性能很好进行相位掌握。
3.33 RX Polarity Control/吸收极性掌握和TX发送端一样，RX吸收端也拥有极性掌握功能，可用于实现数据翻转，在PCB设计时RXP和RXN接反时利用这个功能。
3.34 RX Comma Detect and Align/K码检测与对齐串行数据在被并行化之前，须要找到一个得当的特色边界，这个特色边界或者字符边界是由TX发送端发送的一个可识别序列，常日称为标识符（comma）或者K码，吸收端在到来的数据中搜索这个标识符，当找到这个标识符之后，后面吸收的数据都已这个标识符为边界进行并行化，其事情事理如图所示。
3.35 RX PRBS Checker/PRBS检讨器
GTX包含一个内嵌的PRBS检讨器，如图4所示，有四种不同的伪随机序列天生器可以选择，检讨器是自同步的，且事情在边界对齐和解码之前，这个功能可以用来测试旗子暗记的完全性。
3.36 RX Elastic Buffer/吸收弹性缓冲
RX吸收端弹性缓冲器是一个主要的功能，和TX吸收端缓冲比较，RX多出了一个“弹性”属性，意味着和TX发送端比较，RX弹性缓冲器有更多的功能（RX时钟纠正和RX通道绑定）。
3.37 RX Clock Correction/时钟校正RX弹性缓冲器的“弹性”反响在可以通过时钟纠正来调度XCLK和RXUSRCLK的频率差。对付RX吸收端来说，即便XCLK和RXUSRCLK运行在同一个时钟频率，但每每存在一定的差异，这种差异很随意马虎导致RX弹性缓冲器写满或者读空，时钟纠正功能应运而生。
普通的讲，在TX发送真个时候，我们会定期的发送K码用于担保吸收端边界对齐，在RX弹性缓冲器里面数据不敷的时候，吸收到的K码数据将被复制写入RX弹性缓冲器，以保持RX弹性缓冲器处于半满。当RX弹性缓冲器数据过多的时候，吸收到的K码数据将被舍弃不写入RX弹性缓冲器，以保持RX弹性缓冲器处于半满。
3.38 RX Channel Bonding/通道绑定
通道绑定功能同样表示RX弹性缓冲器的“弹性”之处，对付像PCIE和SRIO等协议，可以支持多lane传输来提高传输总带宽。由于传输信道的缘故原由，TX发送端同一时候发送的数据在RX吸收端不能被所有的lane同一时候吸收，每一个lane吸收存在韶光差，那么在规复数据的时候就要重新对齐，因此须要在RX吸收端实行通道绑定功能。
为了实现这个功能，TX发送端在发送的数据流中加入一个同样的通道绑定序列，RX吸收端根据每一个lane检测到的通道绑定序列在各自的RX弹性缓冲器做相应的调度和延迟，终极使得各个lane的数据不存在偏移，在FPGA RX Interface的输出能和TX发送端发送的数据一样，功能如图所示，左边是未对齐数据，右边是对齐的数据。
4 实例4.1 GT的类型
4.1 GTX配置(Xilinx ZC706)The ZC706 board provides access to 16 GTX transceivers:
• Four of the GTX transceivers are wired to the PCI Express x4 endpoint edge connector (P4) fingers
• Eight of the GTX transceivers are wired to the FMC HPC connector (J37)
• One GTX transceiver is wired to the FMC LPC connector (J5)
• One GTX transceiver is wired to SMA connectors (RX: J32, J33 TX: J35, J34)
• One GTX transceiver is wired to the SFP/SFP+ Module connector (P2)
• One GTX transceiver is unused and is wired in a capacitively coupled TX-to-RX loopback configuration
4.2 IBERT眼图
利用Xilinx IBERT(Integrated Bit Error Ratio Tester) IP测试GTX传输信道质量。
图 1 引脚直连
图 2 SMA引脚回环（未拧紧）
图 3 SMA引脚回环（拧紧）
