将更多不同种类的处理器和存储器集成在一颗芯片或封装在一起会导致芯片设计繁芜性的急剧上升。
有充分的情由将更多芯片集成到SoC或进行前辈封装，这增加了芯片的功能，可以大大提高性能和降落功耗，仅通过微缩晶体管难以实现。但是，无论各个组件有多小，它们都须要占用空间。实际上，最前辈的平面芯片超过尺寸限定并不罕见，将不同的芯片“缝合”在一起以供应更多的空间。
图片来自hpcwire
异构芯片繁芜性指数级增加
但各种功能的元件封装在一起也极大地增加了设备的繁芜性。肃清由于更大的芯片面积或封装带来的多芯片间的繁芜性增加以及各种问题，正成为一个巨大的寻衅。
过去，芯片包括处理器，片内和片外存储器以及I/O。现在，一个SoC可能包括多核CPU、GPU、FPGA、eFPGA和其他专用加速器，以及MCU、DSP和NPU的集成。还可能有各种类型内存和存储，比如DRAM、MRAM、SRAM和闪存。还会有多种I/O，一些用于短间隔通信，一些用于中间隔和远程通信，每个I/O具有不同的频率和旗子暗记隔离哀求。
更糟糕的是，这些设计针对特定市场和运用进行了定制。几年前，绝大多数芯片是为打算机或智好手机设计，那时工程团队才能够办理每个设备中的缺点，并办理这些设计中的大多数未知问题。但如今情形已经不同，前辈的芯片是为更大的系统（例如汽车或特定的云打算操作）设计，新的交互办法还未被完备理解。
所有的大型EDA供应商对这些问题的量化办法都不同，但趋势是相似的。无论它们如何分割数据，每种方法都显示出繁芜性的急剧上升，结果带来了更多潜在的问题。
例如，工程仿真软件和做事供应商Ansys着重研究未知数，从2000年的0.1mm²裸片上大约70万个未知数，到2020年2mm²的裸片未知数增加到950万个，而今年30mm²（1.18英寸²）的裸片则达到1.02亿个未知数（拜会图1）。
“ IC设计最好根据其事情的系统环境进行设计，” Ansys主管Rich Goldman说。“我们一贯做的是芯片设计，然后环绕它构建系统。但系统公司会先设计系统，然后再设计芯片。因此，现在更须要在全体系统环境中仿照芯片。”
图1：未知数随韶光增加，并且随着大小和繁芜性的增加而增加。来源：Ansys
Synopsys利用不同的数据指出类似的问题。它强调了异构打算设计的繁芜性，在过去几年中，这种繁芜性已增长了100倍以上（拜会图2）。
“当你想到设备的来源，会得到一条CV（电容-电压）曲线，一条IV（电流-电压）曲线，并且可以对设备进行预测的模型。”Synopsys公司工程副总裁Aveek Sarkar说道， “对所有这些参数进行建模变得越来越繁芜。有客户问我们，'你真的须要利用该模型吗？还是可以调度，由于每个模型都内置了太多的保护？’过去，我们可以留有余地，但现在不能。那么，可以将一些用于创建模型的数据用于上游，然后从那里开始吗？'”
图2：异构打算带来的繁芜性增加。来源：Synopsys
从可变性的角度来看，西门子EDA指出了类似的趋势，特殊是由于仿照电路（见图3）。值得把稳的是，由于芯片中仿照/稠浊旗子暗记的数量不断增加，尤其是电力电子设备和传感器。
西门子EDA验证首席科学家Harry Foster表示：“正在发生的事情是，该行业正在连续向前辈半导体节点演进，在这种情形下，很难对可变性进行建模。最主要的是，这些模型随着流程的发展演进。有很多工艺角须要验证。但是，更有趣的趋势是，随着繁芜稠浊旗子暗记设计的增加，无论采取何种节点，芯片公司试图优化芯片面积，包括仿照器件。”
图3：随韶光推移，由于仿照而导致的尖峰很大。来源：威尔逊研究小组/西门子EDA
在三个维度上进行扩展会增加另一个层次的繁芜性。架构已经发生了变革，以便能够将更多的打算功能集成到一个封装中，而不是在一个裸片上，但这增加了繁芜性（请拜会图4）。
只管可以将所有功能集成到一个裸片或将多个裸片封装在一起，但利用插入器或某种类型的桥将它们连接在一起的速率更快。以前，这种方法会带来性能和功耗的丢失，但是利用较粗的管道进行三维平面支配可以缩短旗子暗记传输所需的间隔，从而减少驱动电流。
“到了超越摩尔定律的时期意味着芯片流程中还须要更多工具。” Cadence Custom IC＆PCB Group产品管理部门主管John Park说， “特殊是，顶层方案须要多个别系级（多小芯片）剖析工具。这些工具是SoC设计职员的新工具，流程比以往任何时候都更加繁芜。”
图4：高等封装中的验证寻衅。来源：Cadence
如何办理繁芜性问题？
在针对特定运用或市场定制的前辈芯片或高等封装中，险些须要一次性处理繁芜性。所发生的变革是，个中许多芯片设计不再以十亿个为单位生产芯片。纵然是衍生芯片，看起来也可能与原始架构有很大不同。
对付开拓这些芯片的系统供应商，整天职布在全体系统开拓中，并且在某些情形下，可以按运营本钱摊销。因此，对付大型云打算运营商而言，提高性能和降落功耗可以减少所需的做事器机架数，进而影响数据中央的不动产以及为这些打算机供电和冷却的本钱。
对付汽车设计，前辈的AI芯片可用于多个产品线，至少在理论上可用于多个版本。
然而，简化开拓过程和降落芯片总体本钱的压力持续存在，单个前辈芯片的本钱可能高达数亿美元。为此，EDA工具供应商一贯在努力确定在不同垂直市场或实际利用时的常见问题。这个中的许多事情都是环绕已经存在的标准以及正在开拓的新标准进行。
“须要考虑几个方面，例如确保客户利用的是精确版本的IP。“Arteris IP董事长兼首席实行官K. Charles Janac表示，“逼迫IP-XACT设置参数是为了使IP模块可以进入SoC，还有供应管理方面。许多公司有不同的供应商，包括布局公司，设计公司和代工厂。如果全体供应链都是IP-XACT，那么它将变得非常顺利。同时，芯片中包含领先工艺和成熟工艺的芯片。因此，通过与NoC兼容的芯片间连接，以及IP-XACT配置出口端口，可以利用小芯片的系统级封装简化。”
寻衅在于如何将所有这些片段领悟在一起成为一个高层次的抽象，然后进行深入挖掘，然后在更高层次上进行剖析。这是过去几年许多大型EDA公司集中精力办理的问题。EDA供应商一贯在提高其工具和设备的速率和容量，包括利用异构平台来加速流程，有时还与机器学习相结合。
此外，所有紧张EDA工具供应商都在须要极度打算能力（例如在验证或调试期间）的情形下利用云。结果是，与过去比较，仿照、仿真和原型设计具有更大的扩展空间，并且点工具与更高等别的平台间的集成更加紧密。
如何实现数据格式标准化匆匆玉成家当链互助？
在日益繁芜的设计过程中，一项新的寻衅是不同的数据格式。多芯片和系统集成会在全体设计制造流程中天生更多数据，但并非所有数据都能被不同的工具所理解。能够统一这些数据将使流程更大略。
“须要标准化数据格式，以便能够在仿照器之间交流信息，从而许可利用通用接口来剖析数据格式。”Fraunhofer IIS自适应系统工程部设计方法学部门卖力人Roland Jancke表示 。“如果所有部件都用标准化接口，那么它们协作的机会就更高，这对付开拓本身和开拓过程都是有利。在设计产品之前，我们必须从部件中构建模型，如果这些模型可以组合在一起，并且有机会让那些部件的模型以一起利用，那么我们可以确定系统也可以利用。”
但是，利用同等的数据格式提高抽象级别是一个寻衅，它须要全体供应链的互助。以前，须要更多的专业知识来对设备进行检讨、测试，并确保有足够的产量。现在，设计繁芜的芯片须要在电气工程、验证、测试、电源、机器工程、软件以及领域专家的专业知识，在某些情形下，还须要机器学习，深度学习和AI方面的数据科学家。
Synopsys产品管理和营销部门总监Hany Elhak说：“过去，这些团队没有相互沟通。他们利用不同的工具，并且利用了不同的流程，现在他们不得不对话。就EDA而言，我们须要意识到这一点，要供应领悟的事情流，以使这些团队能够相互互助。我们正在考试测验办理两个问题。比较传统的电路，现在的电路更大，更繁芜，以更高的频率运行，并且它们具有更多的寄生效应。这是规模问题，我们正在考试测验通过供应更快的仿真和更高的容量仿真来办理这个问题。同时，我们也在考试测验办理的另一个问题，许多不同类型的电路集成更大的系统，因此须要将它们一起设计。
第二个寻衅涉及将AI /机器学习纳入越来越多的设备中。AI依赖良好的数据和同等的格式来达到足以用于其任务的精度水平。
Arm研究员兼技能总监Rob Aitken说：“精度本身就具有寻衅性。在某些标准化难题或数据集上得到的精度并不一定表明它在实际运用中将要做什么。比如，它精确地识别了95%的图像，但是如果运用程序占了5%的全部，这便是须要办理的问题。”
在多功能系统中，准确度的预测乃至更加繁芜。
“如果拥有一个给定精度的系统，而另一个别系却具有另一个精度，那么它们的整体精度取决于这两种方法彼此之间的独立程度。同时还取决于将两者结合利用的机制。” Aitken说。“在诸如图像识别之类的运用中，就比较随意马虎理解了。但是，在有雷达数据和摄像头数据领悟的汽车类运用程序中，就很难了。它们实际上是彼此独立的，但是它们的精确度还取决于必须知道的外部成分。有可能涌现这样的情形，雷达认为它是一只猫，相机说那里什么也没有。实际情形是，由于入夜，雷达可能是精确的。但是，如果正不才雨，大概雷达也是缺点的。”
异构系统带来的未知寻衅
芯片或前辈封装芯片现在须要在更大的系统环境中事情，纵然芯片制造商可能对那个更大的系统没有任何理解。设计独特的芯片或小芯片须要一个或多个独特系统的环境，这迫使EDA工具和IP供应商以不同的办法看待问题。
实质上，他们须要采纳自上而下的方法来办理所有潜在问题，或者须要找到适用于多个垂直市场可用的办理方案。
例如，考虑险些都是独一无二的AI芯片和系统的设计。
“例如，当我们建立一个PHY时，我们希望尽可能多地发卖。” Rambus的发明人Steven Woo说，“我们在浩瀚用例中构建了它。部分缘故原由是构建、设计和开拓PHY确实非常昂贵，因此必须大量发卖。就AI而言，我们现在所面对的实际上是非常特定的用例。这并不虞味着它们不能在一系列运用程序中利用，但是它的某些软件性子使你可以对特定类型的运用程序进行比半导体行业更多的微调。我们正在考试测验让它变得非常通用，这是另一种办法。”
但是，专注于系统设计会带来一系列全新的寻衅。例如，替代芯片中的变革，存在附加的系统变革的可能性。简而言之，多芯片封装中的变革可能是不同芯片变革的总和，个中某些变革可能是利用完备不同的工艺在不同的尺寸乃至是来自不同的代工厂。
Fraunhofer IIS EAS高等系统集成小组卖力人兼高效电子部门卖力人Andy Heinig表示：“我们从标准芯片变革中所看到的变革已经被很好地理解，并且有应对这些变革的方法。但在封装方面，我们认为会涌现新的问题。到目前为止，它们尚不为人所知，并且只有进行测试才能创造系统将发生故障，并创造新问题。此时，可以采纳一些方法来办理这些问题。可能是我们迄今为止尚未碰着过的各种问题的组合，只管某些问题是单独已知和被理解的。”
异构芯片的更多选择
所有这些都远远超出了单个供应商的能力范围。供应链是繁芜且环球化的，并非所有技能都以相同的速率成熟。在涉及多个供应商的异构设计中，从一个设计到下一个设计的选择可能会有很大差异。
英飞凌RAM业务部副总裁Douglas Mitchell表示：“你会创造逻辑流程正在向那些非常前辈的流程发展，采取5纳米或7纳米技能。但是存储技能的发展可能不如逻辑技能那么快。因此拥有数十年履历的存储器技能可能非常得当，但是这种技能不会很采取7nm乃至以下。它可以利用单独的芯片来优化可靠性，性能和本钱之间的权衡。”
“特殊是在边缘打算环境中，我们将看到不同的组合。” Mitchell说。
“如果拥有处理器，数据记录存储器，代码存储和实时处理扩展存储器，这些不同的特色的芯片须要优化不同的指标。你可能希望拥有某种具有极高利用寿命的数据记录存储器，比如在20年都能实时获取数据，这就哀求它必须具有某些特色。闪存可能必须在恶劣的环境下存储代码并实现安全功能。因此，在这些边缘网络设备中将要有不同的组合。而且，如果可以在边缘节点上嵌入一些机器学习功能，可以在边缘进行大量的实时处理和决策，并根据须要决定哪些数据须要发送到云端，这是一个须要考虑多个成分的繁芜问题。”
繁芜性还增加了跟踪这些设计中利用的所有IP的问题。“我们肯定会看到半导体IP供应商的吸引力更大。” ClioSoft的营销主管Simon Rance说。“他们对此担忧已有10年了，这种担忧正在不断增加和升级。这始于知识产权的利用，尤其是法律协议。对付较大的IP公司而言，高端IP本钱很高，许多公司购买利用容许。问题在于IP供应商无法对其进行监管，它具有法律约束力，但他们不知道其IP是否已用于多个设计中。较大的公司不想从IP供应商那里购买IP并违反这些法律协议。芯片设计师不知道公司是否是一次性容许证。我们看到文件做事器上拥有许多IP。我们一贯在办理短缺管理的问题。”
结论
芯片的繁芜性的增加已经有一段韶光，但是在很大程度上，它被摩尔定律的经济学所掌握。随着最前辈节点的本钱变革，芯片架构师正在创造更多选择，以极大地提高性能并优化每瓦性能。只管这具有创造力并催生了许多新的选择，但是定制的数量以及不断增长的芯片尺寸和繁芜性也使得用当今的EDA工具面临更大的寻衅。
Ansys的Goldman说：“我们遵照摩尔定律已有50多年的历史，而这全都与半导体有关。但是，要设计芯片，须要支持它的EDA。如今，我们有了很大的创新。但是现在我们看到了指数式创新，未知的数量也随之增加。”
应对这些指数级变革将是当下十年的重大寻衅，它将定义如何设计，制造和测试高等芯片，以及它们在全体预期寿命中的性能。
雷锋网编译，原文链接：https://semiengineering.com/steep-spike-for-chip-complexity-and-unknowns/ 雷锋网
