理解并知足FPGA电源要求（上）_功耗_电源

1 是什么决定了FPGA电源哀求?

FPGA的功耗需求是由固定的和变革的两种成分综合决 定的：工艺技能和硅片设计所带来的静态功耗，以及每一设 计独特的运用所带来的动态功耗。
动态功耗是每一资源详细的利用及其利用量的产物， 与旗子暗记触发和电容负载充放电导致的额外功耗有关。
结果， 负载较重的FPGA设计和具有较高时钟频率的设计常日功耗 更大一些。
例如，利用通用I/O和高速串行收发器时，所使 用的I/O标准以及预期的数据速率等成分会确定I/O触发速 率，以及逻辑时钟速率，因此，这类收发器会影响总电源需 求。
正如预期，数据速率越快，所须要的时钟频率越高，负 载就必须以更快的频率充放电，因此，功耗也就越高。
由 于多种成分确定了FPGA的电源哀求，因此，不同的FPGA系 列，纵然是完备相同的FPGA在不同的运用环境下，电源要 求都会各不相同。

理解FPG A设计的电源哀求会非常繁芜， 但是也非常 主要，因此，大部分FPGA供应商都会供应功耗估算工具。
Altera供应了全套的PowerPlay功耗剖析工具，包括PowerPlay 早期功耗估算器表单，用于在设计早期阶段估算FPGA系统 的功耗，以及嵌入在Altera Quartus® II软件中的PowerPlay功耗 剖析器工具，在设计完成后输出比较准确的功耗剖析结果，

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以确保不会冲破散热和供电预算。

2 将FPGA功耗转换为电源转换器哀求

理解FPGA每一电源轨最初的功耗哀求只是设计得当的 电源树的第一步；考虑到详细的资源利用情形，还该当评估 其他的需求和考虑，才能进一步提高设计性能。

3 内核电源

FPGA上功耗最大的输入一样平常是内核电源轨，常日标记 为VCC。
这是可以理解的，由于内核电源轨驱动逻辑，其使 用是任何FPGA设计的关键所在。
由于FPGA所包含的逻辑量 达到了极高的水平，因此，功耗需求会不断增长。
例如， Altera最新的第10代FPG A和SoC， Arr ia® 10和 Stratix ® 10系列，充分发挥其高密度特性以及干系的小工艺 尺寸上风， 器件的逻辑单元数量高达1百万(LE)以上。
虽然 每 一 逻 辑 单 元 的 功耗 要 低 于 前 一 代 ， 但 是 ， 资 源 利 用 率 很 高 的 高 频 设 计 的 内 核 电 流会超过100 A。

除 了 要 满 足 大 功 率 需 求 ， 内 核供 电 电源 还 必 须 满 足 严 格 的稳 态 和 瞬 变 电 源 轨 要 求 。
稳 态 要 求 是 指 ， 不

论 内 核 逻 辑 怎 样 工 作 ， 都 能 够 维 持 内 核 输入的稳态DC电压， 或 者 ， 简 言 之 ， 供 电 电 源 与 内 核 输 入 电 压 的 稳 压 精 度 有 多 高 。
正如表1所述，常日能 够在数据资料或者DC 工 作 特 性 中 找 到 某 一 FPGA的实际哀求，预 期 的 V C C 电 压 值 被 表 示 为 容 限 —— 最 小 和 最大偏离。
随着FPGA 技 术 向 更 小 工 艺 节 点 的 迈 进 ， 所 允 许 的 容限在减小，理解并考虑好内核电源轨供电也越来越主要。

内核电源轨的动态负载哀求是由FPGA快速加载和开释 资源的能力决定的，这会导致当前的输入电源哀求涌现很大 而且很快的变革。
例如，如果须要非常多的逻辑来实现一项 功能，将极大的改变内核输入的动态功耗。
靠近每一FPGA 电源轨会有体电容，目的是在负载变革时供应瞬变电流；但 是，内核电源轨所利用的供电电源的瞬时相应也必须能够迅 速调度适应负载的变革，以确保电源轨电压保持在可接管的 范围内，体电容可以再充电。
对付内核电源轨，实现体电容 和电源转换器快速瞬时相应的均衡尤其关键。

内核电源轨空想的电源转换器应能够同时实现较高的 调节精度、低波纹和快速瞬时相应。
知足这些哀求的一种方法是利用具有较高开关频率的开关转换器，这有很多优点。
首先，较高的开关频率支持利用体积较小的小电感和电容，

(1a) 之前 之后

(1c)之前 之后

图1 利用Enpirion PowerSoC办理方案

在 C y c l o n e V S o C 开 发 套 件 上 采 用 E n p i r i o n PowerSoC办理方案替代现有的供电电源办理方 案，供电电源引脚布局减小了22% (1a)，功耗降 低了35% (1b)，去掉了昂贵的钽电容，所需的体 电容减少了一半，从而减小了体积，降落了本钱 (1c)。

图2 眼图

Stratix V GX FPGA电路板上11.3 Gbps旗子暗记的眼图。
利用了一片EN6337QI Enpirion

PowerSoC，将VCCRT_GXB和VCCA_GXB收发器引脚的VIN = 3.3 V转换为VOUT

图3 为Arria 10 GX推举的电源树

实现高密度布板，减小了杂散电感和电容。
其次，较高的开 关频率还支持更宽的掌握环带宽，也就意味着转换器能够更

迅速的相应负载变革，结合利用更小的体电容，事情时也就

很少涌现上冲或者下冲。
由于体电容常日体积较大而且价格 昂贵，因此，减少体电容不但提高了瞬时相应以担保无缝 事情，而且还节省了大量的电路板面积，降落了本钱。
图1 解释了这一优点，一个Altera Cyclone® V SoC设计利用了独立的开关调节器，而相同的设计采取了Enpirion® PowerSoC。
Enpirion PowerSoC设计事情在较高的开关频率下，利用独特 的磁体和封装集成技能，利用了很少的电感和电容，实现了 密度极高的引脚布局，因此，器件的波纹很低，瞬时相应很 快。
用在Cyclone V SoC设计中，Enpirion PowerSoC将供电电 源引脚布局减小了22%，功耗降落了35%，不再须要5个较大 而且昂贵的钽电容，体电容数量减少了一半。

在Cyclone V SoC开拓套件上采取Enpirion PowerSoC办理方 案替代现有的供电电源办理方案，供电电源引脚布局减小了

22% (1a)，功耗降落了35% (1b)，去掉了昂贵的钽电容，所需 的体电容减少了一半，从而减小了体积，降落了本钱(1c)。

4 噪声敏感输入

虽然逻辑是FPGA架构的紧张构件模块，而FPG A还实现了很多其他的模块，例如，锁相环(PLL)，用在FPGA内部，将参考输入时钟与反 馈时钟的上升沿对齐，

图4 SmartVID实现

还有高速收发器，这是很多网络、通信、存储和其他 电子系统中不可或缺的组成。
这些电路模块对供电电源噪声 非常敏感，由于噪声会导致产生抖动，随之带来很高的误码 率(BER)，降落了电路性能。
FPGA及其终极运用哀求的边 沿速率越来越高，使得越来越难以坚持旗子暗记完全性。

结果，须要分外考虑FPGA中这些模块的供电电源，以减小电源轨噪声。
有时候，如果敏感的电源轨与系统中的另一稳压电源轨有相同的电压哀求，可以利用铁氧体磁珠等价格便宜的小滤波器。
但是，在很多情形下，哀求利用输出噪声非常低的电源转换器，才能得到得当的稳定的电压。
传统 上，FPGA电路板设计职员大略的利用低泄露输出线性调节 器(LDO)，这常日会有较高的供电电源抑制比(PSRR)，理论 上，不会产生开关噪声。
然而，线性调节器的效率非常低， 随着收发器功耗需求的增长，系统总功耗预算越来越受限， 摧残浪费蹂躏的功率以及额外产生的热量导致带来更大的系统难题。
为办理这些难题， 敏感的FPG A电源轨可以利用很多 Enpirion PowerSoC办理方案，由于这些办理方案经由设计， 实现了LDO的噪声性能，同时坚持了开关调节器的高效特 性。
如图2Stratix V GX FPGA电路板上高速旗子暗记张得很开的眼 图所示，这是由于采取了Enpirion PowerSoC为收发器电源轨 供电。
高频硅片设计，纵然是高频事情时也能够减小开关损 耗的高效的开关FET技能，以及减小了杂散电感的独特的封 装构造，正是这些成分相结合，实现了低噪声性能。
（未完待续）

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