一个项目开案后，一样平常都会拿到demo样机，参考设计资料。环绕DDR的设计，从事理图的角度讲并不须要修正，硬件连线本身比较大略，主IC+DDR颗粒+电阻电容就可以.将事理图copy过来一样平常都没问题。如果须要自己连线，就要仔细小心了，核对事理图必须一个一个pin来核对，最好将图纸打印出来核对才不随意马虎出错。一个精良的硬件工程师，靠的每每不是高智商，而是负责，耐心和勤奋。
如果不想自己的事理图设计得不明不白，想对DDR的事理有所理解，推举文档《终级内存技能指南》，文章只先容到DDR2，但是写得很详细，对理解DDR事理大有帮助。下载链接: http://wenku.baidu.com/view/acfdfed733d4b14e8524687f.html
事理图设计OK之后，在进行PCB设计阶段，可以大略也可以繁芜。大略的方法，按照平台厂家的参考设计来做，DDR部分的最小系统原封不动，照搬过来。这也是目前设计中比较通用的做法。这样做的上风不须要重新仿真，可以节约韶光本钱。但是即便是依样画葫芦，也有如下几点须要把稳：
第一：在有空间的情形下，预留一个屏蔽罩的位置，把主芯片和DDR罩起来，为板子出来后可能涌现EMI问题留一手。
如图1所示的设计,如果方案厂家在EMI处理上不是很好的话就必须将屏蔽罩加上。加屏蔽罩还会对ESD问题有改进，这里不再详细阐述了。
图1
第二：在PCB设计时，把DDR处的过孔锁住，防止设计过程中涌现掉过孔的情形。
例如利用pads时，事理图和PCB同步，随意马虎涌现掉GND孔的问题。以pads为例子给出图解。将图2中的Glued和Stitching都勾选，这样同步就不会再掉GND过孔了。
图2
第三：各走线的参考平面一定要按照参考设计来。以四层板为例，L1为signal，L2为GND，L3为power，L4为signal。
有些客户在做B平台设计时，会参考之前A平台的设计履历，自行修正层定义。实践案例中有碰着客户L3层走电源及其它旗子暗记走线外，并没有铺地，全部挖空了，导致系统不稳定。类似案例事理及剖析会在硬件调试篇中再详细先容。
第四，在发板时，PCB叠层一定要按照方案厂家的哀求来做，这一点常常被忽略或者和别的方案稠浊。这里大略先容一下叠层干系知识。
图3
如图3中，最表层是绿油，厚度不用可以关注，阻抗打算时才可以用到；
表层铜箔层，厚度是H OZ，表示半盎司，厚度为0.69mil，这个厚度并不规范。正常情形下，表层的铜厚该当是1盎司，厚度大约为1.35mil，终极成品铜厚可能会到1.4mil~1.5mil。部分PCB厂家在设计职员未哀求铜厚的情形下，可能会从本钱考虑做成半盎司，终极成品铜厚做成1.2mil。从阻抗的角度来讲影响不是很大。下图是表层铜厚对阻抗的影响。如图4及图5比拟值，在表层铜厚相差0.2mil情形下，阻抗相差1.5欧姆，影响不明显。
图4
图5
铜后对电源走线还有影响。大家该当都知道一个履历规律，便是1盎司的铜厚，40mil可以走1A的电流，这里须要把稳，一样平常板厂内层的铜厚只有半盎司，因此内层的电源走线须要走宽一点。
表层铜厚标注是半盎司铜厚时，板厂实际铜厚做成了1.2mil，对阻抗影响并不大，那么为什么要特殊提出来呢？
由于硬件设计一旦成型，修正就不像软件那么轻易的可以迭代了。如果板厂实际铜后真的只有半盎司（0.69mil）的话，走线阻抗阻抗和PCB走线的耐流值都会涌现偏差，成型后的产品真出了问题就有说不清谁的任务了。
DDR的设计在如果是照搬的话，还须要把稳一点的是：担保叠层同等的条件下，所有DDR旗子暗记走线不要哀求PCB厂家去做50欧姆阻抗掌握，包括CLK及DQS旗子暗记。由于平台方案厂家的参考设计都是做过仿真，并在demo出来后做过测试验证，不须要去特意掌握阻抗，担保在叠层同等即可。
DDR的PCB设计阶段还有一种情形便是部分实力雄厚的设计公司会自行对DDR进行修正设计。自行修正DDR走线有可能出于构造考虑，须要将最小系统做小。自行设计DDR部分走线须要理解一些规则，如等长，阻抗掌握，包地，电源拓扑等。走线结束后是经历仿真--修正--再仿真直至仿真OK的循环。
