1 弁言
静电放电会给电子器件带来毁坏性的后果，它是造成集成电路失落效的紧张缘故原由之一。随着集成电路工艺不断发展，CMOS电路的特色尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的利用环境并未改变，因此要进一步优化电路的抗ESD性能，如何使全芯片有效面积尽可能小、ESD性能可靠性知足哀求且不须要增加额外的工艺步骤成为IC设计者紧张考虑的问题。
2 ESD保护事理
ESD保护电路的设计目的便是要避免事情电路成为ESD的放电通路而遭到危害，担保在任意两芯片引脚之间发生的ESD，都有适宜的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能接管ESD电流，还要能箝位事情电路的电压，防止事情电路由于电压过载而受损。在电路正常事情时，抗静电构造是不事情的，这使ESD保护电路还须要有很好的事情稳定性，能在ESD发生时快速相应，在保护电路的同时，抗静电构造自身不能被破坏，抗静电构造的负浸染(例如输入延迟)必须在可以接管的范围内，并防止抗静电构造发生闩锁。
3 CMOS电路ESD保护构造的设计
大部分的ESD电流来自电路外部，因此ESD保护电路一样平常设计在PAD旁，I/O电路内部。范例的I/O电路由输出驱动和输入吸收器两部分组成。ESD 通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都须要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降落ESD的影响。详细到I/O电路，便是与PAD相连的输出驱动和输入吸收器，必须担保在ESD发生时，形成与保护电路并行的低阻通路，旁路 ESD电流，且能立即有效地箝位保护电路电压。而在这两部分正常事情时，不影响电路的正常事情。
常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。由于MOS管与CMOS工艺兼容性好，因此常采取MOS管布局保护电路。
CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，这个寄生的晶体管开启时能接管大量的电流。利用这一征象可在较小面积内设计出较高ESD耐压值的保护电路，个中最范例的器件构培养是栅极接地NMOS(GGNMOS，GateGroundedNMOS)。
在正常事情情形下，NMOS横向晶体管不会导通。当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极接管，别的的流过衬底。由于衬底电阻Rsub的存在，使衬底电压提高。当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。这些电子在源漏之间电场的浸染下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，终极使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管破坏。
为了进一步降落输出驱动上NMOS在ESD时两端的电压，可在ESD保护器件与GGNMOS之间加一个电阻。这个电阻不能影响事情旗子暗记，因此不能太大。画版图时常日采取多晶硅(poly)电阻。
只采取一级ESD保护，在大ESD电流时，电路内部的管子还是有可能被击穿。GGNMOS导通，由于ESD电流很大，衬底和金属连线上的电阻都不能忽略，此时GGNMOS并不能箝位住输入吸收端栅电压，由于让输入吸收端栅氧化硅层的电压达到击穿电压的是GGNMOS与输入吸收端衬底间的IR压降。为避免这种情形，可在输入吸收端附近加一个小尺寸GGNMOS进行二级ESD保护，用它来箝位输入吸收端栅电压，如图1所示。
CMOS电路的ESD保护构造设计
在画版图时，必须把稳将二级ESD保护电路紧靠输入吸收端，以减小输入吸收端与二级ESD保护电路之间衬底及其连线的电阻。为了在较小的面积内画出大尺寸的NMOS管子，在版图中常把它画成手指型，画版图时应严格遵照I/OESD的设计规则。
如果PAD仅作为输出，保护电阻和栅短接地的NMOS就不须要了，其输出级大尺寸的PMOS和NMOS器件本身便可充当ESD防护器件来用，一样平常输出级都有双保护环，这样可以防止发生闩锁。
在全芯片的ESD构造设计时，把稳遵照以下原则：
(1)外围VDD、VSS走线尽可能宽，减小走线上的电阻;(2)设计一种 VDD-VSS之间的电压箝位构造，且在发生ESD时能供应VDD-VSS直接低阻抗电流泄放通道。对付面积较大的电路，最好在芯片的四周各放置一个这样的构造，若有可能，在芯片外围放置多个VDD、VSS的PAD，也可以增强整体电路的抗ESD能力;(3)外围保护构造的电源及地的走线只管即便与内部走线分开，外围ESD保护构造只管即便做到均匀设计，避免版图设计上涌现ESD薄弱环节;(4)ESD保护构造的设计要在电路的ESD性能、芯片面积、保护构造对电路特性的影响如输入旗子暗记完全性、电路速率、输出驱动能力等进行平衡考虑设计，还须要考虑工艺的容差，使电路设计达到最优化;(5)在实际设计的一些电路中，有时没有直接的VDD-VSS电压箝位保护构造，此时，VDD-VSS之间的电压箝位及ESD电流泄放紧张利用全芯片全体电路的阱与衬底的打仗空间。以是在外围电路要尽可能多地增加阱与衬底的打仗，且N+P+的间距同等。若有空间，则最好在VDD、VSS的PAD阁下及四周增加VDD-VSS电压箝位保护构造，这样不仅增强了VDD-VSS模式下的抗ESD能力，也增强了I/O-I/O模式下的抗ESD能力。
一样平常只要有了上述的大致原则，在与芯片面积折中的考虑下，一样平常亚微米CMOS电路的抗ESD电压可达到2500V以上，已经可以知足商用民品电路设计的ESD可靠性哀求。
对付深亚微米超大规模CMOS IC的ESD构造设计，常规的ESD保护构造常日不再利用了，常日大多是深亚微米工艺的Foundry生产线都有自己外围标准的ESD构造供应，有严格标准的ESD构造设计规则等，设计师只需调用其构培养可以了，这可使芯片设计师把更多精力放在电路 本身的功能、性能等方面的设计。
4 结束语
ESD保护设计随着CMOS工艺水平的提高而越来越困难，ESD保护已经不单是输入脚或输出脚的ESD保护设计问题，而是全芯片的静电防护问题。
芯片里每一个I/O电路中都须要建立相应的ESD保护电路，此外还要从全体芯片通盘考虑，采取整片(whole-chip)防护构造是一个好的选择，也能节省I/OPAD上ESD元件的面积。
