好吧，为了给非专业人士讲明白半导体“良率”这件事儿，处心积虑想出了这么个故事。但道理是相通的,每个晶圆厂(夹馍店)都希望自己的良率(夹馍质量)越高越好,这样大家都乐意来它这里投片(吃夹馍)。而每个IC设计公司都希望自己的产品本钱越低越好，而且客户不要退货。那么本日，我们就把晶圆，当做夹馍，来好好聊聊良率那些事儿。我们知道，每一片晶圆上，都同时制造数量很多的芯片。例如下面这张图,但是,不同的芯片有不同的大小。大的Soc芯片,有可能一片晶圆上只有几百个乃至几十个芯片。而小的芯片,一个晶圆可以有成千上万颗。
我们把每一颗芯片看做一个肉夹馍，那么一片晶圆上这么多“肉夹馍”，有多少质量过关的“肉夹馍" ,这个比例便是晶圆测试阶段的良率。就如上面那个例子讲的,老板一天卖出去一百个夹馍,只有一个是坏的。那么良率便是99%。讲了这么多，那详细什么是“良率”呢？
一、 半导系统编制程“良率”的定义
良率（yield）也称为“合格率”，是一个量化失落效的产品质量指标，指合格品量占全部加工品的百分率。常日也是工艺改进最 主要的指标。在半导体工艺中，生产线良率表征的是晶圆从下线到成功出厂的概率；晶圆良率表征的是一片晶圆上的芯片合格率。生产线良率乘以晶圆良率便是总良率。而在半导体生产制造的各个环节中，都可能会引起终极产品的失落效。 下图所示为半导体生产环节中的各种yield。
在半导体生产制造中，yield的定义为：
yield可以基于晶粒（die）或者晶片（wafer）或者批次（lot）定义。定义在wafer或者lot上的yield，一样平常反响生产工艺中的掌握问题， 如操作职员的误操作，设备故障等，常日也称为生产线良率（line yield）。例如，生产线下线1000片wafer，末了由于各种缘故原由报废 （scrap）20片wafer，那么line yield就即是98%。
机制分类对付工艺引起的yield loss，按照失落效的特色分为两大类：参数性 （parametric）和功能性（functional）失落效。一样平常的理解，功能性失落效，每每由于物理毛病引起，习气上也被称为hard fail或者毛病性失落效；参数性失落效，每每由于器件电参数的不优化或者漂移超出规格引起，习气上也被称为soft fail。对付功能性失落效，根据在wafer表面的空间分布特色（spatial distribution），又可分为随机性（random）和系统性（systematic）失落 效。
二、 关乎晶圆厂死活的晶圆（Wafer）考验良率
对付半导体工厂来说，良率这个观点比其他业种还来得具有特殊的含意。为什么呢？如下图所示，半导体生产的良率常日可分别为各个种类，其随着构成半导体的制程，也便是在矽晶圆上把多数的半导系统编制作上去的“前段制程”，以及针对晶圆上的半导体晶片进行良品与否剖断的“晶圆考验制程”，加年夜将晶圆分割成一个一个晶片，并收纳到包装后进行检讨的“组装、考验制程”，性子及方法均有大幅差异。
前段制程（扩散制程）的良率，也便是投入生产线的矽晶圆中，完成前段制程的晶圆的比例，即称为“前段制程良率”。其余，在投入组装制程的IC晶片总数中，能够通过终极考验并入库的合格晶片的比例，称为“后段制程良率”。当然上述这些良率也很主要，但更主要的是，“从每一片完成前段制程的晶圆中，可以取得多少良品晶片”，这也称为“晶圆考验良率”，具有特的意义。
此处的良率（Y），可以一片晶圆上拥有的有效晶片数（N）及良品机率（P），表示为以下公式：
Y=NP
此处的有效晶片N的打算，多用于高风雅的设计标准且大口径的晶圆。
其余，良品机率P，则因微尘、损伤、脏污、及制程导致的毛病密度（每单位晶圆面积上具有的致命毛病数）决定之。其结果如下图所示，良率Y（=G/W）不但直接反应了半导体的制造本钱，也成为设计、制造上的制程、材料、装置、管理等综合指标。
因此，良率的管理一贯都是晶圆厂的关键环节，芯片巨子都将前辈制程作为竞争的目标，一方面是将摩尔定律奉为圭表标准，力争做到功耗、性能和面积的平衡，另一方面前辈制程逐渐演化为厂商的营销策略。但更前辈的制程长期以来代表着技能的领先性，以及更高的性能和更低的功耗。芯片制程从微米时期进入纳米时期，目前制程线宽已经降到5nm，乃至是3nm以下。
随着特色尺寸的不断微缩，逐渐达到了半导系统编制造设备和制程工艺的极限，目前，集成电路的晶体管数量，以及功耗和性能已经很难像过去40年那样，顺畅地按照摩尔定律演进，很大程度上源于工艺难度越来越大，本钱也高得吓人。为理解决高昂的本钱问题，厂商开始严格掌握半导系统编制造过程中的产品良率。直接来说，良率直接影响到终极的实际本钱，良率越高，终极实际分摊到每一颗正常芯片上的本钱就越低。对付尖真个逻辑晶圆厂来说1%良率的提升意味着将近1.5亿美金旁边的利润提升。
如果将前辈制程的研发视为芯片巨子们之间的竞争，那么提高芯片良率则可以视为芯片厂商的自我竞赛，一方面是由于良率作为芯片厂商的最高机密数据十分敏感，不会像公布工艺节点那样公布自家真实良率情形，另一方面是影响良率的成分浩瀚，很难有一个准确的数值与竞争对手进行比较，而芯片厂商始终致力于能够在短韶光内就向客户交付安全正常的芯片，提升良率须要争分夺秒。
三、 良率管理是摩尔定律的另一种延续
之以是说提升芯片良率与制程开拓同等主要，除了提升良率是芯片从实验室阶段到量产的必经之路以及芯片良率与整体本钱密切干系之外，从经济角度上讲，提升芯片良率可以视为摩尔定律的另一种延续。
须要把稳的是，芯片制造的良率跟产品的合格率是有一定差异的，芯片制造过程中会引入各种各样的不愿定成分，流程毛病、环境中的颗粒物、工艺的颠簸，最终生产出来的产品会有一些不愿定性，终极的产品不知足这些指标就没办法正常交付，正常产品的占比便是良率。
产品合格率，更偏一个质量观点，即卖出去的良品失落效的比例，这是对封装工厂的主要考察指标，紧张取决于工厂的技能和管理水平。其余，前辈设备真个良率管理跟产线的良率管理也存在一定的差异，虽然两者有一定的交叉重叠，但设备真个良率剖析处理更多的是影响某个环节的良率处理能力，对付整条产线的良率提升还是须要上一层的制程良率管理软件。
运用比较广泛的半导系统编制造良率管理系列软件包括：良率（毛病）管理系统 YMS/DMS、自动毛病分类 ADC、动态取样 DynamicSampling、多参数溯因剖析 MVA、晶圆工艺掌握-量测 Metrology等。
四、 影响半导体良率的干系成分
那么，这个良率和什么有关呢？一样平常来说，紧张和下列成分干系：
1、生产工艺
生产工艺包括生产条件（厂房,设备，材料），工艺水平，工艺履历与管理。晶圆的生产工艺是非常繁芜的,全体流片过程包含光刻、蚀刻、化学气相沉积、物理气相沉积、离子注入以及炉管等几百乃至上千步骤,须要单次或者多次进入不同的机台，这个可比肉夹馍的工艺繁芜多了!每个步骤,都有可能导入毛病。那么问题来了,客户在选择晶圆厂以及工艺的时候,还没有流过片,怎么知道这家晶圆厂好不好,这个工艺稳定不稳定,怎么预估自己的产品的良率和本钱呢？事实上,晶圆厂会给客户供应一个DO值(均匀毛病密度)以用来表征这个工艺的良率水平。根据这个Do值以及特定的打算公式(不同的晶圆厂可能供应不同的打算公式），可以提前预测产品的大概良率。
听上去是不是很神奇?那么这个Do是什么呢?又是怎么预测良率的呢？
实在DO便是表征这个工艺在晶圆单位面积上产生毛病的概率。DO的推导是十分繁芜的。但我们可以把这个观点大略化来理解它是一个什么东西,比如,一个肉夹馍,会夹100个肉丁,而100个肉丁里,会有1个肉丁是变质的。我们把这个毛病密度看做0.01 (1%) 。其余一家店,同样100个肉丁里,会有10个是变质的,那么毛病密度相对便是0.1(10%) 。那么哪家的夹馍好呢?当然是0.01要好于0.1.一样平常来说,DO越小,表示这个工艺越成熟,良率越高。
当然，晶圆厂会不断完善和改进工艺，DO一样平常从刚开始研发到成熟量产的两年过程中会不断降落。下面请看32nm和22nm工艺当初的D0发展趋势。
问题来了,良率只和DO有关吗?非也非也!我们再回到那个夹馍, 100个肉丁里,有一个是坏的。如果我们切100份,坏的肉丁影响了一份,那么良率便是99%。如果我们把馍切1000份呢?那么那个坏的肉丁还是只影响一份,但这时良率就变成99.9%了。我们把每一份想象成一个芯片,那么芯片的面积越大,良率就越低。实在,换句更普通的话讲，这和战役中胖子比瘦子更随意马虎中弹是一个道理吧。请看下图关于DO、芯片面积和良率的关系：
关于神奇的DO,讲到这里结束了吗?还没有哦,大家要把稳,对付芯片里Logic (逻辑)电路和SRAM (静态存储器)电路, DO是不一样的!为什么呢?由于SRAM的密度要比Logic大得多,那么同样是掉一颗毛病,落在Logic区域的,可能就掉在空地上了,而掉在SRAM区域的,很可能影响电路。以是,晶圆厂针对Logic和SRAM供应不同的DO值,在预测目标良率的时候要根据芯片里面SRAM和Logic的面积比例综合考量哦。试想,如果天上掉下来一颗石头,哪里伤亡更惨重呢？
2、产品设计方法
我们这里讲的是可制造性设计问题。这里讲的设计方法，和良率息息相关的紧张是可制造性设计(DFM)和可测试化设计(DFT)。可制造性,顾名思义,便是设计的时候要考虑到制造的成分。同样一个设计,版图不同的画法、元器件摆放方向、位置，都有可能影响到终极的良率。这是当工艺越来越前辈,线宽越来越小时所带来的不可躲避的问题。
一样平常情形下,当工艺进入65nm及以下,晶圆厂就会供应可制造性设计规则供IC设计公司检讨。但是一样平常认为65nm及45nm工艺,可制造性设计规则是供参考的。由于工艺足够成熟,可以不必在设计上花费很大的精力去遵守可制造性设计规则。但是到了28nm及以下,可制造性规则便是必须在设计过程中严格遵守了。
DFT比较繁芜,避免把大家讲糊涂,这里就先不详述了。
3、测试方法
测试技能与管理。首先,须要强调一下,测试方法不会改变芯片本 身的质量,不会由于不同的测试方法,将本身一个功 能失落效的芯片变成好的芯片。但是,经由优化的测试 方法,可以在具有高测试覆盖率的条件下,掌握本钱 又能降落在终极客户那里DPPM(Defective Parts Per Million,表征质量的参数),减少退货率。
晶圆生产出来后,在出晶圆厂之前,要经由一道电性测试,称为晶圆可接管度测试(WAT) 。这个测试是测试在切割道(Scribe Line)上的测试键(TestKey)的电性能。测试键常日设计有各种原件,例如不同尺寸的NMOS, PMOS、电阻、电容以及其他工艺干系的特性。这一道可以当做是初选。那些有严重生产问题从而使得测试键的电性能超出规格之外的晶圆会在这一道被筛选出来,报废掉。这一道报废掉的晶圆,由于还没有出货到客户手里,所以是不收取客户钱的,由晶圆厂自己接管。
WAT测试结束后，晶圆工艺就算完成。下一步便是来到测试厂这里进行测试。第一道晶圆切割前的测试我们称为CP (Chip Probing) ,由于这一道测试是在完全的晶圆上测的，用到的机台，我们称作Prober。每一个产品,都会有针对自己设计的Prober Card,上面根据芯片的测试焊盘(Pad)的位置装有对应的测试探针及电路与测试台连接。每次测的时候,测试头从上面压下来,探针就会扎到Pad上，然后供电进行测试。
讲到这里,不得不提一下测试的本钱问题。常日情形下,我们会创造,一个IC产品,测试的用度占了整体本钱的很大一部分。以是,若何将测试程式优化到大略而高效(达到必要的测试覆盖率) ,便是IC设计公司的测试工程师的事情了。测试程式越简化,须要的测试韶光就短,测试本钱就低落。
一样平常，在CP阶段，为了节约本钱，不会测到全部芯片的功能。比如,有一些须要用到昂贵测试机台的仿照功能测试，可能在CP阶段就被省略,放到后面的FT (Final Test)再进行。除了在测试程式上优化,在测试方法上优化也是大家同等在努力的方向。一样平常用到下面几个方法降落CP测试本钱:
1、在生产一段韶光后,对付晶圆边缘的低良率芯片，直接忽略掉，不予采取。一样平常,我们拿到了一个产品的一定量的CP测试结果后,可以将结果堆叠。Wafer的周边,一些不完全的芯片或者由于过于靠近边缘均匀性受到影响的低良率芯片,直接在测试程式上删除。
将上图中的不完全芯片和低良率芯片删除,那么每片晶圆可以少测12个芯片，降落了本钱的同时，良率和质量和质量也相对提升。
2、那么上面经由优化的测试map还可以优化吗？我们知道,同一个probe card可以同时测几个芯片,怎么排列是个问题。如果同时可以测6颗,那么排列是2x3还是3x2,或者1x6,都会对扎针次数产生影响；不同的走针办法，也会产生不同的扎针次数。比如有可能下面第二张图就可能比第一张图少几次扎针,这样就会节省测试韶光。现在市情上有专业软件可以仿照和优化这些。
3、抽测：当一片晶圆上有几千颗乃至上万颗芯片，而且良率已经达到一个稳定的高度时，很多公司在CP阶段采取抽测（Sampling Test）的办法以减少测试韶光。下面的图中,黄色代表不进行测试的芯片，绿色代表须要测试的芯片。下图是个范例的抽测办法。请把稳,一样平常晶圆边上一圈良率相对较低，在抽测的时候有时会考虑这一圈全测。
还有采纳只测良率最低的晶圆外侧及中央的芯片。例如下图：
不管怎么变革,目标只有一个,那便是用最少的测试用度,尽可能多地筛选出不合格芯片,那么问题来了,上述抽测是否会错过一些非常低良率的晶圆,造成后面封装及终测的摧残浪费蹂躏？答案是肯定的。抽测肯定要比全测有更大的风险。以下图为例：假设下图为抽测结果,绿色表示好的芯片,赤色代表失落效的芯片。看上去只检测出四颗坏的芯片，良率还不错。
但是，如果进行全测，有可能是这样的，不仅遗漏了低良率的芯片，还可能由于这种遗漏造成潜在的可靠性问题：
那么,若何在抽测的情形下只管即便避免上述问题呢?一些大数据实时监控软件可以在测试的同时监测并掌握走针,测试者可以提前设置一个条件,例如,当测到一个点失落效往后,测试探针自动环绕这颗失落效芯片测试周围一圈的芯片是否是好的芯片。如果周围是好的，那么探针回到下一个抽测点连续抽测。如果周围一圈的芯片里面还有不好的,连续环绕这颗失落效的芯片一圈测下去。那么我们会创造，如下图，这一条失落效的芯片都被测出来了。基于可靠性的考量，测试者可以决定是否将这种失落效芯片周围一圈的好的芯片也报废。
说了这么多,才刚刚结束了CP这第一道芯片测试。CP测试完的芯片,会经由晶背打磨、切割等程序,剔除掉失落效芯片,将好的芯片送入到封装制程。封装过程，芯片经历打线、冲模等高温高压过程,也会有一定的良率丢失,但这部分在没有意外发生的情形下是很小并且稳定的，一样平常考虑的不多。但是近年也有公司在考虑利用大数据的手段,监控封装机台的参数,进行大数据剖析,来提高封装良率,在这里不予谈论。
等封装完毕,这颗芯片就有模有样了,就像肉夹馍，饼已烤好，肉已加好，可以出锅！
之后,封装好的芯片进入终测(Final Test) 。由于终测是很多IC产品商对自己产品的末了一道测试,这个测试相对会比CP测试要完全,而且终测可以做CP不能做的高速和稠浊旗子暗记(mix-signal)测试。
终测的良率，由于经由了前面的层层筛选，一样平常是不错的。但是,我们讲到,由于终测包含了比CP更多的项目，也有可能遭遇到低良率问题。一样平常情形下,终测的低良率,更难找到缘故原由,更繁芜。有可能与仿照参数有关，有可能与封装有关，也有可能与ESD失落效有关,以是每每要用到各种各样的失落效剖析办法进行剖析。
对付很多公司来说,产品到了终测之后,就可以出货给客户了。但是有一些公司或者一些产品,在终测之后,还会做系统级测试(SLT, System leveltest,又叫Bench test) 。 SLT是搭建实际系统运用环境来测试。以手机芯片为例,可以搭建openphone仿照客户的样机进行芯片测试乃至可以仿照客户利用中可能碰着的各种问题,例如,手机旗子暗记的方向性问题以及电池低温保护问题。这些测试在之前的CP和FT是无法测试到的。当然，SLT会更耗费韶光，以是可以采取定期抽测的办法进行。
好吧,说了这么多，你可能要问了,芯片可以出货了吧?实在还没有讲到质量(QA)管控的问题。QA是一个大的体系包含各种验证,韶光可能会很长。但是QA的目的是担保产品质量和可靠性,而不是良率提升,以是有时候产品部门会以为QA部门便是来找麻烦、来挑刺的!这个QA部门就像是专门试吃各种夹馍,而且还长期监测个血糖、血压啥的,一有非常就回来找夹馍店老板麻烦！
质量认证，先不讲了。留点悬念,转头再请大牛来讲一下哈!转头一看，居然说了这么多，别把大家说糊涂了！
总结一下
大略来说，良率是用来表征肉夹馍的好坏的。生产工艺越完善、设计方法越前辈，肉夹馍就越好吃,次品就越少而且吃了越不随意马虎拉肚子。通过优化测试方法来担保检测率并同时降落本钱：你是要狼吞虎咽，还是配凉皮、冰峰逐步享用，这个就看你自己啦！
只能说狼吞虎咽对肠胃不好，可是没钱也别太讲究！
-----END-----
免责声明：本文为作者独立不雅观点，不代表作者本人态度。如因作品内容、版权等存在问题或者其他任何异议，欢迎联系处理。
