本文由半导体家当纵横（ID：ICVIEWS）编译自semiengineering
自动缓解热问题成为异构设计中的紧张任务。
3D-IC 和异构芯片将使物理布局工具发生重大改变，个中Chiplet 的放置和旗子暗记的布线会对整体系统的性能和可靠性产生重大影响。
EDA 供应商非常清楚这些问题，并正在努力探求办理方案。3D-IC 面临的最大寻衅是散热。逻辑常日会产生最多的热量，而将逻辑芯片堆叠在其他逻辑芯片之上须要一种方法来散热。在平面 SoC 中，这常日依赖散热器或基板来处理。但在 3D-IC 中，须要减薄基板以只管即便缩短旗子暗记必须传输的间隔，这会降落基板的传热能力。此外，热量可能会滞留在芯片之间，因此散热器不再备选。办理这个问题的方法是仔细配置不同的层，以便热量分散到全体芯片上，或限定其在可以有效去除热量的区域，这须要内置到自动化工具中。
Alphawave Semi 首席技能官 Tony Chan Carusone 表示：“向Chiplet 设计范式的过渡将影响当代布局布线设计流程，须要优化芯片之间的逻辑分区。这意味着基于芯片的系统的布局布线设计流程必须考虑多芯片集成、异构技能的潜力，并管理高密度芯片间互连的繁芜性。这将须要理解不同制造和封装技能供应的可能性和限定。”
经由数十年终于堆叠芯片的谈论和 PowerPoint 演示，芯片行业已经没有其他选择了。芯片制造商已经在设计逻辑芯片堆叠和存储芯片堆叠，并且随着平面缩放的本钱不断增加，依赖某种类型的高等封装和Chiplet 的系统设计是提高性能的最佳选择，尤其是对付人工智能和其他高性能打算运用。
事实上，Yole 预测，从 2025 年开始，大多数做事器芯片将利用Chiplet 构建，超过 50% 的批量客户端 PC 将利用Chiplet 。这些数字增加了对适应工具和事情流程需求的紧迫性。
布局方案、布局、时钟和布线是布局布线流程的四个紧张阶段。布局方案探索发生在流程的早期，设计师将大型功能模块放置在芯片的不同区域，确定连接性，以及该当将哪个模块放在什么阁下。在此阶段，模块具有将全体芯片区域划分为粗分区的边界。然后将标准单元作为定义的模块放置在每个边界内。这些是遵守代工厂设计审查手册中规定的小型库单元。然后，它们根据本地连接通过互连相互布线。从总体上看，布局方案步骤包含顶层连接的抽象视图。
“在实际布局中，你是在对所有标准单元和宏进行详细布局，”Cadence 产品管理组总监 Vinay Patwardhan 说道。“布线是连接它们的下一步。每到下一个阶段，设计中的信息都会越来越多。”
关于材料的基本决定，例如是否利用铜或光互连，是在早期探索阶段或系统设计阶段，乃至在平面方案之前就已签署的。
虽然这些步骤仍旧按照传统顺序实行，但游戏已经从经典棋局转变为三维国际象棋。Synopsys 3D-IC 产品管理高等总监 Kenneth Larsen 表示：“现在有点繁芜了。当我们评论辩论 2.5/3D 以及向多芯片设计的过渡时，芯片之间的间隔非常近，这带来了许多新寻衅。当我们构建具有多个硅芯片的系统时，它们会非常紧密地连接在一起。它们可能堆叠在一起，并且会相互影响。个中一个问题是向系统供电。另一个问题是热问题，由于间隔很近。热问题正在成为一阶效应，而将零件放入布局方案中的位置可能会影响设计中的热量或温度逸出。”
现在，所有这些都发生在三维空间中，设计中必须考虑到每个维度。Patwardhan 说：“现在，你不仅要考虑平面检讨，还要考虑放置物体与顶层和底层之间的相互浸染，而不是只考虑平面检讨。在 3D-IC 堆叠芯片设计中，下层很多时候位于高等封装的顶部，它与阁下的 HBM 或其他存储元件通信，也与位于其顶部的物体通信。你须要在 z 维度上不雅观察来自顶部芯片的耦合效应，不雅观察增加的电阻率，还要不雅观察存在同步时钟的跨芯片的时序路径。必须在放置流程的早期对两个芯片之间的紧密通信进行建模，在方案芯片间连接流程时也是如此。”
这里还有另一个主要方面须要考虑。“由于这些都是堆叠的金属连接，因此金属层之间的高导电性，会产生烟囱效应，在高功率密度区域可能会涌现非常高的散热量，”Patwardhan 说。“你可能知足了时序或功率哀求，但你可能没有将热作为一级效应考虑在内，现在你必须这样做了。”
热效应
人们越来越意识到热效应（尤其是 3D 构造中的热串扰）的主要性，这影响了设计团队在此过程中的事情办法，冲破了专业之间的壁垒。“热问题一贯是一个难题，”Larsen 说。“以前，你把它丢给专家，他会回应说，‘我们有一个热问题，你须要限定芯片。’但现在，我们在设计过程中更早地引入了这些多物理效应的仿照，比 10 年前更早。”
西门子 EDA 研发总监 Kai-Yuan (Kevin) Chao 对此表示赞许。“物理设计中的热方案至关主要，由于大多数高性能 CPU 都具有加速和功率节流功能，以管理硬限晶体管结温，从而确保芯片可靠性。简而言之，利用平面图进行最坏情形下的功率瓦特热仿照的固定状态，其意义不如在多个细分市场中仿照目标运用事情负载的意义，这些事情负载在不同内核和内存上运行，在该产品的冷却利用下以各种组合运行。”
减少热传感器之间的节流裕度对付丈量最关键事情负载引起的热点非常主要。这决定了不同处理元件之间的间隔，以及/或者如何划分和优先处理各种操作。
Chao 指出：“由于电压/频率高下限的持续韶光会影响性能和打算吞吐量，因此还须要瞬态热功率斜坡建模和内部仿照调度温度敏感参数（如泄露）。” 集成稳压器电感器和用于封装设计和冷却设计系统的走线也须要来自芯片设计的早期功率和热图，以折衷组装和产品发布。因此，从 RTL 前架构阶段到终极的流片前布局阶段，物理平面图（包括 I/O）和同等的功率瓦特收敛也很主要。”
图 1：布局方案与热管理的相互浸染。来源：Synopsys
乃至在设计师深入研究繁芜的多物理场之前，布局方案就可以提示哪里可能存在热问题。Arteris 产品管理和营销副总裁 Andy Nightingale 表示：“一旦我们在屏幕上看到布局视图并开始进行 NoC 设计，我们就可以看到哪里存在拥塞点。这些高密度连接可以被视为设计中的热点。”
所有这些都凸显了为什么 EDA 公司鼓励用户shift left 。Patwardhan 说：“如果你在进行旗子暗记完全性感知布线，你必须在流程早期进行建模。你的模型有多好将决定你在设计阶段结束时的准确性有多强。我们必须在流程的早期阶段进行一些额外的签核检讨或热剖析检讨，以及旗子暗记和电源完全性剖析。因此，如果我们评论辩论的是单元级别的多芯片布局，无论它们是 2.5D 配置，还是堆叠芯片配置，许多系统级签核检讨都必须在履行流程的早期进行建模。我们必须想出新的抽象方法，一些新的方法让布局环境处理多个工具，一次优化更多参数，并做得足够好，以便在有工程变更单 (ECO) 时不必重新打开每个设计。从运行韶光的角度或设计方法的角度来看，过早地将所有东西都纳入进来并不实际，但我们可以在早期做足够多的事情，以确保减少第一次通过后的迭代。”
展望 AI 未来
大家同等认为 EDA 已经是 AI 的一种，由于它一贯是人类设计师基于算法的赞助工具。不过，工具仍在不断发展。EDA 供应商现在正在考虑扩展，例如为工具供应天生式 AI 副驾，以及更多地整合多物理仿照，同时开拓专门用于处理多芯片和多维构造的设计引擎。
希望人工智能能将预测智能带入传统的布局布线。“我们已经善于将前辈算法集成到 NoC 设计中，以实现各种优化，”Nightingale 说道。“下一步发展是基于历史数据（乃至可能是实时剖析）预测和优化平面方案和布局布线结果。我们与生态系统互助伙伴之间也须要进行跨领域的密切互助，以尽更多努力使设计保持在给定的约束范围内。”
学术界也在供应帮助。麻省理工学院刚刚宣告了一种新的基于人工智能的方法，命名为虚拟节点图神经网络 (VGNN)，利用虚拟节点来表示声子，以加快对材料热性能的预测。该论文的作者声称，仅在个人打算机上运行 VGNN 就能在几秒钟内打算出几千种材料的声子色散关系。
结论
当今的Chiplet 、系统和封装设计职员面临着更多的技能多样性和系统协同优化哀求。“基板更大、更繁芜，包括中介层和埋入基板的硅桥，它们须要 EDA 路由器处理不同层次材料之间快速增长的线路连接，并采取特定的设计规则和高速电气和热机器约束来提高生产率，”西门子的 Chao 表示。“此外，分外的布线哀求须要 EDA 创新，例如基板电容器和光学元件。细间距稠浊键合使单时钟周期互连能够在垂直跨芯片 3D 方案中进行单元级时序和 I/O 布局。只管如此，增加封装中芯片中的晶体管须要更高效的电力传输和散热。例如，台积电在其未来的 HPC/AI 3D-IC 配置中添加了 IVR。包括液体冷却在内的集成散热器办理方案在 NVIDIA 的新产品中得到了共同优化。”
功率和散热这天益严厉的寻衅。“除了为知足 2nm 以下热设计需求而引入的背面供电网络外，如果产品设计中包含集成封装/系统液体冷却，热感知布局和布局方案哀求（例如多芯片模块微通道冷却协同设计）可能会重新涌现，”Chao 连续说道。“在由多个利益干系者共同拥有的协同开拓过程中，具备多物理场意识的早期物理设计将非常有益，由于在验证后的Chiplet 组装阶段，不切实际的假设可能会带来非常昂贵的修复本钱。”
在优化 3D-IC 设计流程之前，还有很长的路要走。“我们现在才刚刚开始这段旅程，”Cadence 的 Patwardhan 说道。“我们开拓了一些相称不错的算法，可以同时进行 3D 布局、3D 平面方案、热感知 3D 平面方案和布局。但是现在设计界和 EDA 界的每个人都非常守旧，为堆叠芯片设计留出了额外的余地，由于我们正处于流程开拓和早期测试芯片的阶段。在很短的韶光内，我们将从我们的学习中研发优化的流程，就像我们在 finFET 和 GAA 型晶体管时期快速发展一样。现在，堆叠芯片只是增加了一个维度的额外寻衅。我们很快就能为繁芜的 3D-IC 设计提出优化且完备自动化的 3D 布局和布线流程，这只是韶光问题。”
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