0 弁言
随着集成电路技能的迅猛发展，电荷泵锁相环(CP-PLL)由于具有易于集成、低功耗、低抖动等优点，被广泛运用于通信系统、无线电系统、自动掌握的时钟数据规复、频率合成、时钟同步等领域。它的噪声源紧张分为两类：(1)参考源的相位噪声；(2)锁相环各个模块的内部噪声。然而，如果不能对电荷泵锁相环的输出旗子暗记的相位噪声进行打算，必须等芯片流片后用昂贵的频谱仪来丈量。为较大程度上节约设计本钱，有必要对电荷泵锁相环的相位噪声研究，预估相位噪声是否达到设计指标。
国内外已揭橥大量关于锁相环的相位噪声剖析文献。文献[1-3]虽然是对锁相环系统的相位噪声进行剖析，但仅仅给出压控振荡器的相位噪声打算公式；文献[4]只是简要先容了锁相环系统相位噪声的剖析方法，并没有进行更深入的研究。本文将详细剖析并打算电荷泵锁相环系统的相位噪声。
1 锁相环系统的相位噪声
锁相环系统中各个模块都会引入噪声到环路中，但可以利用通报函数来剖析各噪声源在系统中的特性。
1.1 锁相环系统的噪声源模型
鉴频鉴相器、电荷泵和环路滤波器每个模块PSS收敛困难[5]，因此本文将这三个模块作为整体来进行剖析。带有噪声源的锁相环线性模型，如图1所示。
由图1可以得到噪声方程：
由旗子暗记系统理论可得：式(3)、式(6)相同为低通函数；式(4)为带通函数；式(5)为高通函数，并且幅度为1。
1.2 锁相环相位噪声的打算
本文采取的是二阶无源环路滤波器，如图2所示。
则：
上式中Ip为电荷泵电流，KVCO为振荡器的灵敏度。
因此，由多个噪声源引起的噪声叠加事理[9]可得：
则可以得到锁相环的总相位噪声打算公式：
由式(10)~式(14)可以打算出电荷泵锁相环系统的相位噪声。
锁相环系统的相位噪声环路带宽内紧张由参考源相位噪声决定，环路带宽外紧张由压控振荡器的相位噪声决定[4]。由文献[6-8]可以得到压控振荡器的打算公式：
2 仿真结果
本文的电荷泵锁相环设计参数：fREF=6 MHz，Ip=20 mA，C1=6.2 pF，C2=55.8 pF，KVCO=10.1 MHz/V，f0=48 MHz，N=8。图3是电荷泵锁相环各个噪声源的通报函数，图中：1为θref(s)和θd(s)的通报函数，2为鉴频鉴相器、电荷泵和环路滤波器噪声vnf(s)的通报函数，3为θVCO(s)的通报函数。从图3中可以看出1为低通函数，2为带通函数，3为高通函数，fc为带宽。图4是电荷泵锁相环的各个噪声源，图中：1为参考源噪声源θref，2为鉴频鉴相器、电荷泵和环路滤波器噪声源vnf，3为压控振荡器噪声源θVCO，4为分频器噪声源θd。电荷泵锁相环的相位噪声紧张由参考源相位噪声和压控振荡器的相位噪声决定。
用Cadence软件对全体锁相环系统进行Spectre仿真，得到的相位噪声如图5所示。在Matlab中的理论打算曲线如图6所示，曲线1是参考源的的相位噪声通过锁相环系统环路后的相位噪声；曲线2是电压噪声通过系统环路的相位噪声；曲线3是VCO的相位噪声通过锁相环系统环路后的相位噪声；曲线4是分频器的相位噪声通过系统环路后的相位噪声；曲线5是全体锁相环系统环路总的拟合相位噪声；曲线6是系统环路通过Spectre仿真得到的相位噪声。将此Spectre仿真的总相位噪声导入Maltab中进行比较，以验证打算公式的精确。由式(10)～式(13)得出的各个噪声源的噪声经由环路后的相位噪声，再由式(14)打算得出总的相位噪声，并将Spectre仿真得到的CP-PLL总相位噪声导入个中进行比拟，如图6所示。在图中，曲线1是参考源的相位噪声通过CP-PLL系统环路的相位噪声；曲线2是PFD&CP&LPF的电压噪声通过CP-PLL系统环路的相位噪声；曲线3是VCO的相位噪声通过CP-PLL系统环路的相位噪声；曲线4是分频器的相位噪声通过CP-PLL系统环路的相位噪声；曲线5是CP-PLL系统环路的拟合相位噪声；曲线6是CP-PLL系统环路的Spectre相位噪声。由Matlab拟合出的总相位噪声曲线与Spectre仿真得到的总相位噪声基本吻合，最大偏差不超过2.54 dBc/Hz。因此，可以由本文的模型和打算方法进行相位噪声的优化研究。
3 结论
本文详细推导了四级差分环形振荡器的相位噪声打算公式，给出了差分环形振荡器延迟单元的电流模噪声模型。基于此模型得到的相位噪声打算公式，更准确地预估环形振荡器的相位噪声。
在CMOS 0.25 μm工艺下，设计了整数型48 MHz的锁相环系统。通过Matlab进行设计和优化系统的参数，建立了各噪声源的仿真电路模型，用Spectre仿真得到各噪声源的相位噪声 (电压噪声) 。同时，比较和剖析了Matlab仿照的相位噪声与Spectre仿真得到的锁相环总的相位噪声，并研究了各噪声源对系统相位噪声的影响，实现了带内相位噪声低于-88.6 dBc/Hz，带皮毛位噪声为-108.4 dBc/Hz@1MHz。这些电路仿真结果与理论打算结果基本同等，它们的绝对偏差低于2.54 dBc/Hz。
参考文献
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