TN402
A
10.16157/j.issn.0258-7998.173333
中文引用格式：江平，黄春良，叶宝盛. 一种具有新型延时单元的鉴频鉴相器设计[J].电子技能运用，2018，44(4)：44-47，51.
英文引用格式：Jiang Ping，Huang Chunliang，Ye Baosheng. Design of phase frequency detector with a novel delay unit[J]. Application of Electronic Technique，2018，44(4)：44-47，51.
0 弁言
电荷泵锁相环(Charge Pump Phase Locked Loop，CPPLL)因其易集成、低功耗、大动态捕获范围和小静态相位偏差等优点而广泛运用于侦测、导航、雷达、通信等设备中[1-3]，其性能直接决定系统各项指标的好坏。范例CPPLL频率合成器由鉴频鉴相器(Phase Frequency Detector，PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和可编程分频器(DIV)组成，如图1所示。
PFD是CPPLL的核心部件之一，完成输入参考旗子暗记与反馈旗子暗记(即VCO经DIV分频后的旗子暗记)频率和相位的检测[4]，产生后级CP充放电电流的开关掌握旗子暗记。在该掌握旗子暗记浸染下，CP对LPF充放电，使VCO的调谐电压发生相应的变革，进而改变VCO的谐振频率。VCO振荡输出旗子暗记经DIV分频后参与鉴频鉴相，由此构成闭环反馈系统，实现锁相倍频功能。常日PFD存在去世区效应[5]，鉴相去世区将造成锁相环输出相位抖动，恶化杂散和相噪特性，而减小乃至肃清去世区效应的紧张办法是改进其复位电路，增加延时单元，增大复位延时treset。但treset增大会使鉴相范围减小，捕获速率变慢[6]。
为此，本文基于TSMC 0.18 μm RF CMOS工艺，设计了一款具有数控延时单元的PFD，既肃清了去世区效应，又能担保良好的鉴相范围和捕获速率。同时，采取基于传输门和反相器的数控构造，扩展性和移植性强，对工艺、电压、温度等参数的变革不敏感，具有较强的适应性。
1 PFD的事情事理
图1中所示PFD是一种范例的三态数字鉴频鉴相器构造，因其电路大略而被广泛运用。该PFD由两个D触发器和一个与非门组成[4]，实现输入参考旗子暗记REF和反馈旗子暗记FB频率和相位的比较，输出与之匹配的UP和DN旗子暗记，掌握电荷泵的事情状态(充电、放电或保持)。
假设该PFD初始状态时，REF和FB都为低电平，当REF上升沿先到来时，由其驱动的D触发器被触发，UP变为高电平。当FB上升沿到来时，由其驱动的D触发器被触发，DN变为高电平。此时UP和DN均为高电平，与非门产生复位旗子暗记，将两个D触发器复位，UP和DN均变为低电平。上述过程为REF相位超前时的PFD的事情环境，由类似剖析，可得REF相位滞后时PFD的事情环境。可得，该PFD存在4种事情状态，即UP和DN分别为00、01、10和11。个中11是一个瞬时状态，是被禁止的，一旦涌现，D触发器会因复位而迅速进入00状态，状态转换关系见图2。
根据对PFD事情事理的剖析，可以预见其事情波形如图3所示。当REF频率高于FB频率时，UP输出为不同脉宽的不规则脉冲旗子暗记，DN输出保持低电平，且频差越大，UP的均值越大。在UP旗子暗记浸染下，CP充电岔路支路间断性开启，使调谐电压升高，从而使VCO频率往高端调谐，因此REF和FB旗子暗记的频差减小。此阶段为PFD的鉴频过程。当REF和FB旗子暗记的频差减小为零时，PFD进入鉴相事情状态。假设此时REF频率即是FB频率且相位超前，则UP输出脉宽正比于两者相位差的周期性脉冲旗子暗记，DN输出保持低电平，UP旗子暗记浸染又使PFD进入鉴频事情状态。在CPPLL频率合成器未锁定时，PFD一直地在鉴频和鉴相事情状态之间动态调度，直至达到频率合成器锁定，此时REF和FB旗子暗记的频率相同，相位同步，从而担保了VCO输出的频率和相位稳定。REF频率低于FB频率以及两者频率相同时，REF相位滞后FB相位情形的事情过程与上述过程类似。
2 PFD电路设计与仿真
2.1 PFD的去世区效应
上节着重剖析了PFD的事情事理，并得到了其空想事情波形见图3。当输入参考旗子暗记REF与反馈旗子暗记FB的相位差很小时，UP或DN的脉冲宽度非常窄。由于结点电容的存在，会使得这个窄脉冲无法升到足够高的电平，从而无法正常开启电荷泵。即当PFD的输入相位差Δφ小于某个特定值φ0时，CP没有充放电电流存在，CPPLL已进入锁定状态，但FB旗子暗记相位与REF旗子暗记相位无法精确同步，VCO输出旗子暗记存在相位抖动，导致相位噪声和杂散特性恶化。该相位差为-φ0~φ0的区域被称为PFD的去世区[5]，是PFD设计的紧张关注点。
2.2 PFD的电路设计
为肃清去世区，需在PFD复位岔路支路上增加延时单元，担保在输入相位差纵然为零的情形下，UP和DN依然存在一定脉宽的脉冲。但考虑到工艺、电压、温度等变革，难以准确给出该延时的是非。过短的延时无法有效肃清去世区，但过长的延时又会限定PFD的事情速率，因此需使复位延时足够长，同时要尽可能短。基于上述考虑，本文设计了一种新型数控延时单元，通过配置3 bit掌握字，实现8种不同是非的延时，灵巧配置，切换延时是非，有效肃清去世区，优化环路性能，实际电路如图4所示。
D触发器采取真单相时钟（TSPC）逻辑设计，见图4(b)，其构造大略，速率较快，只有单相时钟驱动，相噪特性较好，且在高频事情条件下，具有一定的功耗上风[7]。数控延时单元构造见图4(c)所示，由b0、b1和b2三位高低电平掌握。假设传输门延时为TC，两级反相器延时为T0，则该延时单元在3位掌握位为000时，得到最短延时为3TC，而在掌握位为111时，得到最长延时为3TC+7T0。因此该延时单元的延时范围即为3TC~3TC+7T0，步进为T0。合理设计传输门和反相器的尺寸，能够得到较优的延时。同时，该电路具有占用面积小、构造大略、易扩展和易移植等优点。
2.3 仿真结果
该PFD基于TSMC 0.18 μm RF CMOS工艺设计，并在Cadence平台下，采取Spectre工具进行仿真。图5所示为未加延时单元时，PFD的实际事情波形。可见，由于逻辑门电路的延时，当输入旗子暗记相位差很小时，存在极窄的脉冲旗子暗记，但该旗子暗记脉宽很窄，仍旧可能会引起去世区效应。图6为增加数控延时单元后，b2、b1和b0从000变革到111时，两个同频同相输入旗子暗记浸染下，PFD的UP输出波形，脉冲宽度随掌握位增大线性增加。图7为b2、b1和b0为100时，不同频输入旗子暗记浸染下，PFD的输出波形。图8为b2、b1和b0为100时，同频不同相输入旗子暗记浸染下，PFD的输出波形。仿真结果表明，本文设计的PFD在同频同相信号浸染下，PFD输出存在一定脉宽的周期性脉冲，担保电荷泵电路开启，可以肃清去世区，担保REF和FB旗子暗记达到同频同相，通过改变掌握位，能方便调节该脉冲宽度，使其保持得当的值。而在不同频以及同频不同相信号浸染下，PFD也实现了精确的脉冲输出，完成鉴频鉴相功能。
3 结论
本文阐述了PFD的事情事理及其去世区效应，提出了一种基于传输门和反相器构造的数控延时单元，并运用于PFD电路。该延时单元具有占用面积小、构造大略、扩展性和移植性好等优点，运用前景好。仿真结果表明，所设计的PFD可以灵巧掌握延时是非，肃清去世区，实现了延时时间足够长又尽可能短的设计目标。
参考文献
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作者信息:
江 平，黄春良，叶宝盛
（中国电子科技集团公司第三十六研究所，浙江 嘉兴314033）
