当今每个行业都在追逐各自的终极目标，对付半导体设计行业来说，其目标是能够从高等行为描述以可实行格式天生完全的芯片或IP。有趣的是，几十年前，当事理图捕获是指定设计的紧张办法时，许多公司都有专门的项目来研究行为措辞编译器。当然，纵然是当时非常繁芜的芯片，也比本日最大略的芯片要大略得多。
在那个年代，EDA工具是由IDM和ASIC公司内部开拓的。我们本日所知的第三方EDA行业还处于低级阶段。IDM和ASIC公司的紧张动机是尽快将芯片投入生产。这意味着EDA这样的分外项目没有得到充分的投资和关注。就在芯片的繁芜性开始迅速增长的同时，VHDL和Verilog等hdl也开始得到快速发展。当然，第三方EDA行业也开始发达发展起来。来自 EDA 行业的所有出色的 RTL 级工具都可以派上用场，乃至可以实现当今最繁芜的芯片。
当然，EDA的进展给几个领域带来了压力。一种是将设计的高等规范（Spec）手动转换为 VHDL 或 Verilog。另一个是为验证所花费的精力/韶光。那么有没有一石二鸟的办法？
能否开拓一种工具，能够自动天生RTL、SystemVerilog断言（SVA）、UVM测试平台/测试、C/C++驱动代码，以及全体IP块或芯片的文档？如果这个工具支配了精确构建方法这不就减少了验证所需的韶光和精力吗？
来自美国的EDA公司Agnisys 声称他们的工具已经具备这种飞跃。并且表示他们将在DAC 2022展会上展示一个他们利用众包输入和试验建立的工具的演示。
该公司表示，该工具是其不断增加的规范（Spec）自动化办理方案的下一步。随着寄存器自动化在几年前的建立，Agnisys将他们的把稳力转向SystemVerilog/UVM和C/ c++的序列自动化上。他们发布了一项名为iSpec的技能。该技能支配了机器学习（ML）技能，将英文断言自动转换为精确的SVA。它还可以将SVA转换为英文，并将英文转换为编程序列。Agnisys为标准功能创建了一个IP库，天生设计、UVM测试平台和测试、C/C++代码和文档。他们乃至创建了一个工具，在SoC的顶层将IP块自动连接在一起。
Agnisys 的愿景是在设计和验证、软件和设备驱动程序中实现规范的完备自动化。凭借寄存器自动化、验证自动化和互连自动化，他们现在正在寻求扩展规范自动化以覆盖完全的 IP 内核。这个想法是让系统架构师创建一个规范（Spec），然后按一个按钮就以可实行格式天生全体 IP。除了寄存器之外，该规范还可以涵盖状态机、数据路径等。该工具的输出包括 RTL 代码、UVM 验证环境和测试台/测试、C/C++驱动程序代码和文档。任何开拓 IP、FPGA、ASIC 或 SoC 的人都会对这种能力感兴趣。
听起来好得令人难以置信？大家可以访问一下这家EDA公司的网站 www.agnisys.com 获取更详细的信息。
这里有几张演示截图：
关于 Agnisys据 Agnisys 官网先容，Agnisys, Inc. 是电子设计自动化 (EDA) 软件的领先供应商，用于办理系统开拓中的繁芜设计和验证问题。其产品供应统一规范驱动的开拓流程，用户在个中描述片上系统 (SoC) 和知识产权 (IP) 项目的寄存器和序列，然后自动天生 RTL 设计、UVM 测试平台和测试、C/C++嵌入式代码和文档。这可以加快设计、验证、固件和验证的速率。基于专利技能和直不雅观的用户界面，其规范自动化产品提高了生产力和效率，同时肃清了系统设计和验证缺点。Agnisys 成立于 2007 年，总部位于马萨诸塞州波士顿，在美国和印度设有研发中央。
原文：
https://semiwiki.com/eda/agnisys/315089-can-we-auto-generate-complete-rtl-sva-uvm-testbench-c-c-driver-code-and-documentation-for-entire-ip-blocks/
