最近，芯片圈儿又有大新闻了。
佳能搞出了个新的芯片制造设备，不用光刻技能，就能造 5nm 的芯片。
而且说是再优化优化， 2nm 制程也不是啥大问题。
这可先把一众网友们搞懵圈儿了，佳能怎么不好好造相机，跑出来搞造芯片的机器了？
并且一脱手便是 5nm 、 2nm 的。
而这，差评君就不得不先帮佳能找补几句了，实在一贯以来，佳能在芯片制造设备上都有布局，隔壁的尼康也是一个样。
不过目前光刻机的顶尖技能一贯都被 ASML 独占，佳能眼看追不上，于是在研究光刻机的同时，又找了其余一条赛道：纳米压印。
这次新闻的主角，也正是这个 “ 纳米压印 ” 技能，反正一出，吃瓜群众们的反应是最热烈的。
像是什么 “ 光刻机即将被取代，纳米压印战未来 ” “ ASML 这下要慌了，被换赛道超车了 ” 。。。各种谈论看得人一片沸腾，彷佛光刻机这玩意儿，往后只能在废品回收站里看到了似的。
差评君也客岁夜致理解了一下，却创造事情比想象中的繁芜，且有趣。
首先这些年来，光刻机的发展已经逐渐走到一个瓶颈期，芯片制程的进步速率，也肉眼可见得变慢。
没有比拟就没有侵害，反不雅观发展至今才二十多年的纳米压印技能，却是一个 “ 快 ” 字了得，噌噌几年就快要遇上光刻机的进度了。
比拟上个世纪五十年代起步的光刻技能，速率直接翻了一倍多。
并且，新的纳米压印技能和光刻机比较，不但本钱也降了，乃至制造工艺也贼大略，更适宜大规模生产。
这么说吧，用光刻技能造芯片，总本钱假如十块，光刻步骤就得花三块，韶光本钱也占到总本钱的一半。
比拟之下，用纳米压印技能可以省却将近三成的本钱，假如晶圆吞吐量再提升一点，直接就能节省一大半的本钱。
更主要的是，纳米压印技能的工艺非常大略，跟盖章一样，像下图这种印章各位差友们该当都见过或者玩过吧。
纳米压印的事理呢，和它差不多，只不过是迷你微缩版。
制造的过程统共就分两步，一步造 “ 印章 ” ，一步 “ 盖章 ” 。
先在刻好电路的底板上喷涂印章所需的材料，等凝固后便是纳米压印的印章。
然后再在晶片上喷涂一层纳米压印胶，直接盖章、等待凝固、脱模就 OK 了。
在造印章、盖章的过程中，都不用更换工具，一个 “ 喷头 ” 就能搞定，期间只须要改换里面的材料。
而隔壁须要折来折去的 EUV 光刻技能，不仅要一个弘大的透镜阵列来掌握光芒，并且要产生这个波长极短的极紫外光，还得大功率支撑着。
这样比拟之下，纳米压印技能切实其实是集能耗小、工艺大略、设备轻便等优点于一身，不少人都认为这会是最有可能替代 EUV 光刻的技能。
而且如今，纳米压印技能也已经发展出了不少分支，光是压印办法就有三种：热压印、紫外压印和微打仗压印，个中紫外压印常用在芯片制造中，在紫外光的照射下，压印胶很随意马虎凝固脱模。
根据固化办法、压印面积平分类也衍生出了很多不同的工艺。
这些工艺，除了造芯片之外，还能用在 LED 、 OLED 、 AR 设备中。
可以说，在纳米压印这块儿，已经有百花齐放，步入快车道的迹象了。
其余，全体芯片制造行业，对纳米压印技能的关注也不少。
从 2004 年开始，上面我们提到的佳能，就开始悄悄研究起了纳米压印。2014 年它收购了美国的一家纳米压印公司 Molecular Imprints （ 分子压模 ），正式宣告进入纳米压印市场。
后来，它还和东芝（ 现在的铠侠 ）互助，准备用纳米压印技能造 3D NAND 闪存，三星在买 EUV 设备的同时，也还在动手进行纳米压印技能的研发。
就连 SK 海力士也从佳能那边买了纳米压印设备，准备搞 3D NAND 闪存生产测试，并操持在 2025 年实现大规模量产。
如果能顺利实现商业化的话， 200 层以上的 3D NAND 闪存生产效率会大大提高。
到时候，用纳米压印技能造 DRAM 、 CPU 等芯片自然也就不远了。
在海内，纳米压印的市场也是发展得火热，不少高校像复旦、北大等都有干系的研究。前几天佳能官宣自家的纳米压印设备之后，还顺带拉动了海内干系观点股，汇创达盘中一度涨超 14% 。
海内的一些上市企业，比如美迪凯、奥比中光、腾景科技等也都在纳米压印干系行业有所布局，并且还在连续搞干系技能的研发。
前期，市场火热最直不雅观的表示便是在专利上，目前海内涵纳米压印技能干系专利总数上排名第二，占比环球总数的 16% 。
以是说纳米压印技能，妥妥是目前确当红辣子鸡。
不过在差评君心里还有个疑团，纳米压印技能这么大略，一句话就能阐明清楚事理，为啥这么晚才被研究，不应该早就运用了吗？
于是我又回过分仔细研究了下纳米压印的工艺流程，创造纳米压印这技能，在一开始就卡了个大 BUG 。
而这 BUG ，也算是解答了差评君的疑问，那便是：光刻机到底会不会被取代、被淘汰？
还拿盖印章的例子来说，用这种方法做芯片，第一步首先得做印章吧，但纳米压印做那个 “ 印章 ” 的模具是 1 ：1 的。
但要怎么 “ 挖出 ” 印章里这种纳米级的沟道？
（ 温馨提示：当初便是由于挖不出纳米级的沟道才搞出的光刻机，用 5 ：1 乃至 10 ：1 放大后的电路板光刻。 ）
以是能供纳米压印选择的要么是光刻，要么便是实验室里的电子束曝光以及聚焦离子束。
emmm 合着这一圈儿又回到出发点了。。。
不过好在那个做印章的 “ 模具 ” 可以重复利用，不用大量生产，也算是另一种办法的节省本钱，不然真便是脱裤子放屁。
当然，除了这个大 BUG 外，纳米压印还有不少的技能难题等着办理。
平时我们自己玩印章的时候都避免不了印的不屈均，或者缺边少角的。
而在纳米尺度下的纳米压印技能，这些情形就更不能避免了，像下面这些两边高度不一、印章变形、没有完备契合的征象都是很常见的残次品。
要避免这些残次品的涌现，就得在技能高下功夫。
首先便是喷涂过程，也便是在晶片上喷涂纳米压印胶，在这个过程中，喷涂的厚度、均匀度等都有着严格的哀求，并且还不能有气泡、灰尘进入，一旦进入直接就报废了。。。
办理办法目前都是在压印过程下功夫，局部加热不屈均的部分，好让印章和印胶严密贴合。
还有便是脱模过程，为了能让压印胶更好的脱模，业内一样平常都会在胶上面搞上一层纳米级别的抗粘性材料。
这虽然好脱模了，但这种抗粘性材料还会和模具发生摩擦啥的，模具的寿命也会因此缩短。
其余还有压印胶材料、模具材料的选择，模具定位及套刻精度，精确掌握等等一系列问题。
这些零星的技能难题，表示到产品上便是良率的问题。
以是，要实现纳米压印芯片量产就绕不开这些问题，而要办理这些问题，大量的研发以及试错本钱少不了，这统统，都须要韶光来支撑。
末了，再回到开头说的纳米压印能不能取代光刻机的问题上。
相信看到这里的朋友们心里该当都有答案了：肯定不会，毕竟纳米压印在第一步就绕不开光刻技能。
更主要的是，差评君以为，这两种技能之间的关系并不是非此即彼，与其说纳米压印会取代光刻机，不如说纳米压印是光刻技能的延伸。
就像二十世纪通用机床一样，一开始它们只生产产品，后来转向生产专用工具，专用工具再生产产品，不仅扩大了产能，还降落了本钱。
或许未来有一天，光刻机也会迎来这样的角色转变，到时候，说不定芯片制造业，已经完成了新一轮的改造。
