数字集成电路功耗优化集中表示在两个方面，一是电路的低功耗优化设计，二是EDA工具的优化设计。而电路的低功耗优化设计前者是重点，即综合考虑电路性能、面积、功耗来进行功耗的优化设计。
根据芯片不同的设计阶段，数字集成电路低功耗优化可以自下而上划分为六级，即：电路级(Circuit-Level)、版图级(Layout-Level)、逻辑门级(Gate-Level)、寄存器传输级(RT-Level)、算法级(Algorithm-Level)和系统级(System-Level)。每个层次都有相应的优化手段，所达到的效果也不同，划分层级如下：
（1）系统级(System-Level)功耗优化的核心思想是在设计初始阶段运用各种低功耗的设计方法如：软硬件划分、功耗管理和指令优化等来在高层的空间进行功耗优化。
（2）算法级(Algorithm-Level)的紧张优化目标是降落旗子暗记活动性，以此为目的的优化手段包括采取并行构造（Parallelism）、流水线技能（Pipe-line）、变动总线编码办法（Bus Encoding）、增加估量算逻辑(Pre-Computing)等。
（3）寄存器传输级(RT-Level)紧张是针对电路闲置的模块，关闭闲置的资源来降落旗子暗记的翻转率从而降落功耗；紧张方法有采取操作数隔离、采取存储器分块访问技能、采取门控时钟(Clock Gating)等方法。
（4）逻辑门级(Gate-Level)低功耗设计的紧张目标是肃清毛刺、减小负载电容、调度晶体管的尺寸、选用低功耗的逻辑器件、优化逻辑构造等。对应的紧张手段有时序调度、单元映射、门尺寸优化、公因子提取、路径平衡、管脚置换等。
（5）版图级（Layout-Level)的优化工具紧张是器件以及互联。紧张方法是根据旗子暗记活动性来对电路进行分层以及将电路划分为小模块。
（6）电路级(Circuit-Level)功耗优化是最底层阶段的功耗优化，其重点放在改变电路构造等方面来降落功耗，紧张方法是在电路中运用动态逻辑与异步电路。
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