只管如此，人们普遍认为硬件领域的成功依旧是有限的。现实可能比想象要好一些，由于硬件中的某些敏捷性趋势没有明确标记。
例如，我们看到越来越多的努力将IP级设计和验证与SoC级设计和验证分离。在这种情形下，不同的IP团队都从SoC项目的“列车模型”上以异步的办法运行，当完成SoC设计时可以选择任何版本的IP。
虽然这种方法没有被贴上敏捷的标签，但这种方法确实符合敏捷哲学。
敏捷设计发展的最大阻力——算力
芯片流片的高本钱和流片后无法变动设计常日被认为是敏捷方法不能很好地映射到到硬件设计的关键缘故原由。但是，流片后无法敏捷并不一定意味着我们不能在流片前更加敏捷。
在硬件设计中采取敏捷性设计最大阻力之一是硬件验证的繁芜性。测试软件程序只须要实行该程序所需的打算，当然测试会全速运行。
测试硬件设计须要一个仿照器程序，该程序可以在软件中仿照芯片设计在硬件中制造时的行为。这个仿照器程序的打算非常昂贵，但其实行速率比它正在仿照的真实芯片的速率慢数千倍。
设计硬件的公司在测试其设计时会受到打算能力的限定。几家支持系统设计的公司都供应分外的仿真加速器，它们利用专为仿真加速而设计的专用途理器或FPGA。这些系统的仿照速率比通用做事器上的仿照快数百倍，它们的本钱也相应地更加昂贵。因此，设计团队创造他们在这些平台上的打算资源同样有限。
敏捷设计须要持续集成和测试，不仅是单元级别，全体系统级别同样如此。如果测试受限于打算能力，那么敏捷设计须要更高的打算效率，尤其是在系统级别。例如，一个范例的当代SoC须要在数千台机器的做事器群上进行长达五天的连续打算来完成一组基本的完全芯片测试。
在如此极度的打算背景下，设计团队如何才能让芯片设计变得更加敏捷？
办理敏捷打算寻衅的两个方法
有两个关键方法可以推动办理敏捷硬件设计中的打算障碍：通过参数化减少设计规模和通过打算物流（雷锋网注，打算物流涉及利用打算和高档数学来方案和履行大型和繁芜的任务。打算物流运用于许多领域，包括货色、做事和干系信息从原产地到消费地的流动和储存。）减少测试规模。
第一，参数化。复制在SoC设计中越来越普遍，无论是IP级复制（如多核 CPU），还是架构级复制（如GPU中的着色器内核或AI加速器中的MAC节点）。通过利用参数化，可以在某种形式的参数化下将更多相似但不同的事物领悟在一起，从而显著增强复制的范围。
设计中的复制越多，自动天生设计的缩减配置的可能性就越大，这些配置更小但对测试仍旧故意义。参数化的利用越繁芜，在SoC级别最小化用于测试特定功能的设计尺寸就越灵巧。
System Verilog等主流硬件描述措辞(HDL)已经很好地支持复制和参数化，但可以通过采取更高等的措辞作为HDL天生器来进一步启用它们。例如，SystemC、Matlab、Python或Chisel。与分离IP和SoC级设计的趋势一样，采取高等措辞进行硬件设计也涌现了类似的趋势。
至于打算物流，如果我们在敏捷设计方法下持续集成和测试，那么每次集成和测试都是对之前的集成和测试的增量。对付给定的增量设计变动，打算逻辑意味着自动确定最佳设计配置、测试集和测试配置，以便以最低的打算本钱供应良好的验证质量。
可以将其视为一类新的EDA工具——一个引擎在完全的验证流程中掌握所有其它引擎。
我们看到了通过打算物流提高验证打算效率的巨大潜力，特殊是如果期待异构的、基于云的未来，在广泛的仿照和仿真平台上可以对无限利用容量进行计费。正如打算物流改变了UPS和FedEx等运输公司的包裹吞吐量一样，它也可以改变硬件设计中的验证吞吐量。
总结
硬件设计已经变得更加敏捷，但仍有很大的改进空间。与软件验证比较，这种改进的一个关键障碍是硬件验证的巨大打算本钱。
通过利用复制、参数化和高等措辞作为HDL天生器，我们可以最大限度地减少测试中的设计尺寸。通过采取打算物流，我们可以最大限度地减少测试事情量并进一步优化测试中的设计尺寸，尤其是在支持云的未来，以及基于利用无限制验证打算的可用性。
本文作者 Paul Cunningham 是 Cadence Design Systems 系统和验证组的高等副总裁兼总经理。雷锋网
雷锋网编译，原文链接：https://www.eetimes.com/agile-verification-for-soc-design/
