第一步 晶圆加工
所有半导体工艺都始于一粒沙子！
由于沙子所含的硅是生产晶圆所须要的原材料。晶圆是将硅(Si)或砷化镓(GaAs)制成的单晶柱体切割形成的圆薄片。要提取高纯度的硅材料须要用到硅砂，一种二氧化硅含量高达95%的分外材料，也是制作晶圆的紧张原材料。晶圆加工便是制作获取上述晶圆的过程。
① 铸锭
首先需将沙子加热，分离个中的一氧化碳和硅，并不断重复该过程直至得到超高纯度的电子级硅(EG-Si)。高纯硅熔化成液体，进而再凝固成单晶固体形式，称为“锭”，这便是半导系统编制造的第一步。硅锭（硅柱）的制作精度哀求很高，达到纳米级，其广泛运用的制造方法是提拉法。
② 锭切割
前一个步骤完成后，须要用金刚石锯切掉铸锭的两端，再将其切割成一定厚度的薄片。锭薄片直径决定了晶圆的尺寸，更大更薄的晶圆能被分割成更多的可用单元，有助于降落生产本钱。切割硅锭后需在薄片上加入“平坦区”或“凹痕”标记，方便在后续步骤中以其为标准设置加工方向。
③ 晶圆表面抛光
通过上述切割过程得到的薄片被称为“裸片”，即未经加工的“质料晶圆”。裸片的表面凹凸不平，无法直接在上面印制电路图形。因此，须要先通过研磨和化学刻蚀工艺去除表面瑕疵，然后通过抛光形成光洁的表面，再通过洗濯去除残留污染物，即可得到表面整洁的成品晶圆。
第二步 氧化
氧化过程的浸染是在晶圆表面形成保护膜。它可以保护晶圆不受化学杂质影响、避免泄电流进入电路、预防离子植入过程中的扩散以及防止晶圆在刻蚀时滑脱。
氧化过程的第一步是去除杂质和污染物，须要通过四步去除有机物、金属等杂质及蒸发残留的水分。清洁完成后就可以将晶圆置于800至1200摄氏度的高温环境下，通过氧气或蒸气在晶圆表面的流动形成二氧化硅（即“氧化物”）层。氧气扩散通过氧化层与硅反应形身分歧厚度的氧化层，可以在氧化完成后丈量它的厚度。
干法氧化和湿法氧化
根据氧化反应中氧化剂的不同，热氧化过程可分为干法氧化和湿法氧化，前者利用纯氧产生二氧化硅层，速率慢但氧化层薄而致密，后者需同时利用氧气和高溶解度的水蒸气，其特点是成长速率快但保护层相对较厚且密度较低。
除氧化剂以外，还有其他变量会影响到二氧化硅层的厚度。首先，晶圆构造及其表面毛病和内部掺杂浓度都会影响氧化层的天生速率。此外，氧扮装备产生的压力和温度越高，氧化层的生造诣越快。在氧化过程，还须要根据单元中晶圆的位置而利用假片，以保护晶圆并减小氧化度的差异。
第三步 光刻
光刻是通过光芒将电路图案“印刷”到晶圆上，我们可以将其理解为在晶圆表面绘制半导系统编制造所需的平面图。电路图案的风雅度越高，成品芯片的集成度就越高，必须通过前辈的光刻技能才能实现。详细来说，光刻可分为涂覆光刻胶、曝光和显影三个步骤。
① 涂覆光刻胶
在晶圆上绘制电路的第一步是在氧化层上涂覆光刻胶。光刻胶通过改变化学性子的办法让晶圆成为“相纸”。晶圆表面的光刻胶层越薄，涂覆越均匀，可以印刷的图形就越风雅。这个步骤可以采取“旋涂”方法。
根据光（紫外线）反应性的差异，光刻胶可分为两种：正胶和负胶，前者在受光后会分解并消逝，从而留下未受光区域的图形，而后者在受光后会聚合并让受光部分的图形显现出来。
② 曝光
在晶圆上覆盖光刻胶薄膜后，就可以通过掌握光芒照射来完成电路印刷，这个过程被称为“曝光”。我们可以通过曝光设备来选择性地通过光芒，当光芒穿过包含电路图案的掩膜时，就能将电路印制到下方涂有光刻胶薄膜的晶圆上。
在曝光过程中，印刷图案越风雅，终极的芯片就能够容纳更多元件，这有助于提高生产效率并降落单个元件的本钱。在这个领域，目前备受瞩目的新技能是EUV光刻。去年2月，泛林集团与计策互助伙伴ASML和imec共同研发出了一种全新的干膜光刻胶技能。该技能能通过提高分辨率（微调电路宽度的关键要素）大幅提升EUV光刻曝光工艺的生产率和良率。
③ 显影
曝光之后的步骤是在晶圆上喷涂显影剂，目的是去除图形未覆盖区域的光刻胶，从而让印刷好的电路图案显现出来。显影完成后须要通过各种丈量设备和光学显微镜进行检讨，确保电路图绘制的质量。
以上是对晶圆加工、氧化和光刻工艺的简要先容，下面，我们将为大家先容半导系统编制造中两大主要步骤——刻蚀和薄膜沉积！
第四步 刻蚀
在晶圆上完成电路图的光刻后，就要用刻蚀工艺来去除任何多余的氧化膜且只留下半导体电路图。要做到这一点须要利用液体、气体或等离子体来去除选定的多余部分。
刻蚀的方法紧张分为两种，取决于所利用的物质：利用特定的化学溶液进行化学反应来去除氧化膜的湿法刻蚀，以及利用气体或等离子体的干法刻蚀。湿法刻蚀
利用化学溶液去除氧化膜的湿法刻蚀具有本钱低、刻蚀速率快和生产率高的上风。然而，湿法刻蚀具有各向同性的特点，即其速率在任何方向上都是相同的。这会导致掩膜（或敏感膜）与刻蚀后的氧化膜不能完备对齐，因此很难处理非常风雅的电路图。
干法刻蚀
干法刻蚀可分为三种不同类型。第一种为化学刻蚀，其利用的是刻蚀气体（紧张是氟化氢）。和湿法刻蚀一样，这种方法也是各向同性的，这意味着它也不适宜用于风雅的刻蚀。
第二种方法是物理溅射，即用等离子体中的离子来撞击并去除多余的氧化层。作为一种各向异性的刻蚀方法，溅射刻蚀在水平和垂直方向的刻蚀速率是不同的，因此它的风雅度也要超过化学刻蚀。但这种方法的缺陷是刻蚀速率较慢，由于它完备依赖于离子碰撞引起的物理反应。
末了的第三种方法便是反应离子刻蚀(RIE)。RIE结合了前两种方法，即在利用等离子体进行电离物理刻蚀的同时，借助等离子体活化后产生的自由基进行化学刻蚀。除了刻蚀速率超过前两种方法以外，RIE可以利用离子各向异性的特性，实现高风雅度图案的刻蚀。
如今干法刻蚀已经被广泛利用，以提高风雅半导体电路的良率。保持全晶圆刻蚀的均匀性并提高刻蚀速率至关主要，当今最前辈的干法刻蚀设备正在以更高的性能，支持最为前辈的逻辑和存储芯片的生产。
针对不同的刻蚀运用，泛林集团供应多个刻蚀产品系列，包括用于深硅刻蚀的DSiE™系列和Syndion®系列、关键介电刻蚀产品Flex®系列、用于导体刻蚀的Kiyo®系列、用于金属刻蚀的Versys® Metal系列。在行业领先的Kiyo和Flex工艺模块的根本上，泛林集团还于去年3月推出Sense.i®系列，其高性能表现能够知足前述生产过程所需的精确性和同等性哀求，适宜各种关键和半关键性刻蚀运用。
第五步 薄膜沉积
为了创建芯片内部的微型器件，我们须要不断地沉积一层层的薄膜并通过刻蚀去除掉个中多余的部分，其余还要添加一些材料将不同的器件分离开来。每个晶体管或存储单元便是通过上述过程一步步构建起来的。我们这里所说的“薄膜”是指厚度小于1微米（μm，百万分之一米）、无法通过普通机器加工方法制造出来的“膜”。将包含所需分子或原子单元的薄膜放到晶圆上的过程便是“沉积”。
要形成多层的半导体构造，我们须要先制造器件叠层，即在晶圆表面交替堆叠多层薄金属（导电）膜和介电（绝缘）膜，之后再通过重复刻蚀工艺去除多余部分并形成三维构造。可用于沉积过程的技能包括化学气相沉积 (CVD)、原子层沉积 (ALD) 和物理气相沉积 (PVD)，采取这些技能的方法又可以分为干法和湿法沉积两种。
01.化学气相沉积
在化学气相沉积中，先驱气体会在反应腔发生化学反应并天生附着在晶圆表面的薄膜以及被抽出腔室的副产物。
等离子体增强化学气相沉积则须要借助等离子体产生反应气体。这种方法降落了反应温度，因此非常适宜对温度敏感的构造。利用等离子体还可以减少沉积次数，每每可以带来更高质量的薄膜。
02.原子层沉积
原子层沉积通过每次只沉积几个原子层从而形成薄膜。该方法的关键在于循环按一定顺序进行的独立步骤并保持良好的掌握。在晶圆表面涂覆先驱体是第一步，之后引入不同的气体与先驱体反应即可在晶圆表面形成所需的物质。
03.物理气相沉积
顾名思义，物理气相沉积是指通过物理手段形成薄膜。溅射便是一种物理气相沉积方法，其事理是通过氩等离子体的轰击让靶材的原子溅射出来并沉积在晶圆表面形成薄膜。
在某些情形下，可以通过紫外线热处理 (UVTP) 等技能对沉积膜进行处理并改进其性能。
泛林集团的沉积设备均具备出色的精度、性能和灵巧性，包括适用于钨金属化工艺的ALTUS®系列、具有后薄膜沉积处理能力的SOLA®系列、高密度等离子体化学气相沉积SPEED®系列、采取前辈ALD技能的Striker®系列以及VECTOR® PECVD系列等。
我们已经从前面的理解了半导系统编制造的前几大步骤，包括晶圆加工、氧化、光刻、刻蚀和薄膜沉积。我们连续先容末了三个步骤：互连、测试和封装，以完成半导体芯片的制造。
第六步 · 互连
半导体的导电性处于导体与非导体（即绝缘体）之间，这种特性使我们能完备掌控电流。通过基于晶圆的光刻、刻蚀和沉积工艺可以构建出晶体管等元件，但还须要将它们连接起来才能实现电力与旗子暗记的发送与吸收。
金属因其具有导电性而被用于电路互连。用于半导体的金属须要知足以下条件：
低电阻率：由于金属电路须要通报电流，因此个中的金属应具有较低的电阻。
热化学稳定性：金属互连过程中金属材料的属性必须保持不变。
高可靠性：随着集成电路技能的发展，即便是少量金属互连材料也必须具备足够的耐用性。
制造本钱：纵然已经知足前面三个条件，材料本钱过高的话也无法知足批量生产的须要。互连工艺紧张利用铝和铜这两种物质。
铝互连工艺
铝互连工艺始于铝沉积、光刻胶运用以及曝光与显影，随后通过刻蚀有选择地去除任何多余的铝和光刻胶，然后才能进入氧化过程。前述步骤完成后再不断重复光刻、刻蚀和沉积过程直至完成互连。
除了具有出色的导电性，铝还具有随意马虎光刻、刻蚀和沉积的特点。此外，它的本钱较低，与氧化膜粘附的效果也比较好。其缺陷是随意马虎堕落且熔点较低。其余，为防止铝与硅反应导致连接问题，还须要添加金属沉积物将铝与晶圆隔开，这种沉积物被称为“阻挡金属”。
铝电路是通过沉积形成的。晶圆进入真空腔后，铝颗粒形成的薄膜会附着在晶圆上。这一过程被称为“气相沉积 (VD) ”，包括化学气相沉积和物理气相沉积。
铜互连工艺
随着半导体工艺精密度的提升以及器件尺寸的缩小，铝电路的连接速率和电气特性逐渐无法知足哀求，为此我们须要探求知足尺寸和本钱两方面哀求的新导体。铜之以是能取代铝的第一个缘故原由便是其电阻更低，因此能实现更快的器件连接速率。其次铜的可靠性更高，由于它比铝更能抵抗电迁移，也便是电流流过金属时发生的金属离子运动。
但是，铜不随意马虎形成化合物，因此很难将其气化并从晶圆表面去除。针对这个问题，我们不再去刻蚀铜，而是沉积和刻蚀介电材料，这样就可以在须要的地方形成由沟道和通路孔组成的金属线路图形，之后再将铜填入前述“图形”即可实现互连，而末了的填入过程被称为“镶嵌工艺”。
随着铜原子不断扩散至电介质，后者的绝缘性会降落并产生阻挡铜原子连续扩散的阻挡层。之后阻挡层上会形成很薄的铜种子层。到这一步之后就可以进行电镀，也便是用铜添补博识宽比的图形。添补后多余的铜可以用金属化学机器抛光 (CMP) 方法去除，完成后即可沉积氧化膜，多余的膜则用光刻和刻蚀工艺去除即可。前述全体过程须要不断重复直至完成铜互连为止。
通过上述比拟可以看出，铜互连和铝互连的差异在于，多余的铜是通过金属CMP而非刻蚀去除的。
第七步 测试
测试的紧张目标是考验半导体芯片的质量是否达到一定标准，从而肃清不良产品、并提高芯片的可靠性。其余，经测试有缺陷的产品不会进入封装步骤，有助于节省本钱和韶光。电子管芯分选 (EDS) 便是一种针对晶圆的测试方法。
EDS是一种考验晶圆状态中各芯片的电气特性并由此提升半导体良率的工艺。EDS可分为五步，详细如下 ：
01.电气参数监控 (EPM)
EPM是半导体芯片测试的第一步。该步骤将对半导体集成电路须要用到的每个器件（包括晶体管、电容器和二极管）进行测试，确保其电气参数达标。EPM的紧张浸染是供应测得的电气特性数据，这些数据将被用于提高半导系统编制造工艺的效率和产品性能（并非检测不良产品）。
02.晶圆老化测试
半导体不良率来自两个方面，即制造毛病的比率（早期较高）和之后全体生命周期发生毛病的比率。晶圆老化测试是指将晶圆置于一定的温度和AC/DC电压下进行测试，由此找出个中可能在早期发生毛病的产品，也便是说通过创造潜在毛病来提升终极产品的可靠性。
03.检测
老化测试完成后就须要用探针卡将半导体芯片连接到测试装置，之后就可以对晶圆进行温度、速率和运动测试以考验干系半导体功能。详细测试步骤的解释请见表格。
04.修补
修补是最主要的测试步骤，由于某些不良芯片是可以修复的，只需更换掉个中存在问题的元件即可。
05.点墨
未能通过电气测试的芯片已经在之前几个步骤中被分拣出来，但还须要加上标记才能区分它们。过去我们须要用分外墨水标记有缺陷的芯片，担保它们用肉眼即可识别，如今则是由系统根据测试数据值自动进行分拣。
第八步 · 封装
经由之前几个工艺处理的晶圆上会形成大小相等的方形芯片（又称“单个晶片”）。下面要做的便是通过切割得到单独的芯片。刚切割下来的芯片很薄弱且不能交流电旗子暗记，须要单独进行处理。这一处理过程便是封装，包括在半导体芯片外部形成保护壳和让它们能够与外部交流电旗子暗记。全体封装制程分为五步，即晶圆锯切、单个晶片附着、互连、成型和封装测试。
01.晶圆锯切
要想从晶圆上切出无数致密排列的芯片，我们首先要仔细“研磨”晶圆的背面直至其厚度能够知足封装工艺的须要。研磨后，我们就可以沿着晶圆上的划片线进行切割，直至将半导体芯片分离出来。
晶圆锯切技能有三种：刀片切割、激光切割和等离子切割。刀片切割是指用金刚石刀片切割晶圆，这种方法随意马虎产生摩擦热和碎屑并因此破坏晶圆。激光切割的精度更高，能轻松处理厚度较薄或划片线间距很小的晶圆。等离子切割采取等离子刻蚀的事理，因此纵然划片线间距非常小，这种技能同样能适用。
02.单个晶片附着
所有芯片都从晶圆上分离后，我们须要将单独的芯片（单个晶片）附着到基底（引线框架）上。基底的浸染是保护半导体芯片并让它们能与外部电路进行电旗子暗记交流。附着芯片时可以利用液体或固体带状粘合剂。
03.互连
在将芯片附着到基底上之后，我们还须要连接二者的打仗点才能实现电旗子暗记交流。这一步可以利用的连接方法有两种：利用细金属线的引线键合和利用球形金块或锡块的倒装芯片键合。引线键合属于传统方法，倒装芯片键合技能可以加快半导系统编制造的速率。
04.成型
完成半导体芯片的连接后，须要利用成型工艺给芯片外部加一个包装，以保护半导体集成电路不受温度和湿度等外部条件影响。根据须要制成封装模具后，我们要将半导体芯片和环氧模塑料 (EMC) 都放入模具中并进行密封。密封之后的芯片便是终极形态了。
05.封装测试
已经具有终极形态的芯片还要通过末了的毛病测试。进入终极测试的全部是成品的半导体芯片。它们将被放入测试设备，设定不同的条件例如电压、温度和湿度等进行电气、功能和速率测试。这些测试的结果可以用来创造毛病、提高产品质量和生产效率。
封装技能的演化
随着芯片体积的减少和性能哀求的提升，封装在过去数年间已经历了多次技能改造。面向未来的一些封装技能和方案包括将沉积用于传统后道工艺，例如晶圆级封装(WLP)、凸块工艺和重布线层 (RDL) 技能，以及用于前道晶圆制造的的刻蚀和清洁技能。
下面我们先容一些基于泛林集团开拓的前辈封装办理方案。
什么是前辈封装？
传统封装须要将每个芯片都从晶圆中切割出来并放入模具中。晶圆级封装(WLP)则是前辈封装技能的一种, 是指直接封装仍在晶圆上的芯片。WLP的流程是先封装测试，然后一次性将所有已成型的芯片从晶圆上分离出来。与传统封装比较，WLP的上风在于更低的生产本钱。
前辈封装可划分为2D封装、2.5D封装和3D封装。
更小的2D封装
如前所述，封装工艺的紧张用场包括将半导体芯片的旗子暗记发送到外部，而在晶圆上形成的凸块便是发送输入/输出旗子暗记的打仗点。这些凸块分为扇入型(fan-in) 和扇出型 (fan-out) 两种，前者的扇形在芯片内部，后者的扇形则要超出芯片范围。我们将输入/输出旗子暗记称为I/O（输入/输出），输入/输出数量称为I/O计数。I/O计数是确定封装方法的主要依据。如果I/O计数低就采取扇入封装工艺。由于封装后芯片尺寸变革不大，因此这种过程又被称为芯片级封装 (CSP) 或晶圆级芯片尺寸封装 (WLCSP)。如果I/O计数较高，则常日要采取扇出型封装工艺，且除凸块外还须要重布线层 (RDL) 才能实现旗子暗记发送。这便是“扇出型晶圆级封装 (FOWLP)”。
2.5D 封装
2.5D封装技能可以将两种或更多类型的芯片放入单个封装，同时让旗子暗记横向传送，这样可以提升封装的尺寸和性能。最广泛利用的2.5D封装方法是通过硅中介层将内存和逻辑芯片放入单个封装。2.5D封装须要硅通孔 (TSV)、微型凸块和小间距RDL等核心技能。
3D 封装
3D封装技能可以将两种或更多类型的芯片放入单个封装，同时让旗子暗记纵向传送。这种技能适用于更小和I/O计数更高的半导体芯片。TSV可用于I/O计数高的芯片，引线键合可用于I/O计数低的芯片，并终极形成芯片垂直排列的旗子暗记系统。3D封装须要的核心技能包括TSV和微型凸块技能。
泛林集团能够供应上述工艺所需的核心方案，包括硅刻蚀、金属扩散阻挡层、镀铜和洗濯技能，以及构建微型凸块和微型RDL所需的电镀、洗濯和湿刻蚀方案。
至此，半导体产品制造的八个步骤“晶圆加工-氧化-光刻-刻蚀-薄膜沉积-互连-测试-封装”已全部先容完毕，从“沙粒”蜕变到“芯片”，半导体科技正在上演现实版“点石成金”。
来源：半导体工艺与设备
半导体工程师
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