它是基于TI C2000系列TMS320F2837xD双核C28x 32位浮点DSP + 紫光同创Logos/Xilinx Spartan-6 FPGA设计的开拓板。
核心板板载NOR FLASH和SRAM，内部TMS320F2837xD与Logos/Spartan-6通过EMIF、uPP、I2C通信总线连接。核心板经由专业的PCB Layout和高低温测试验证，稳定可靠，可知足各种工业运用环境。开拓板接口资源丰富，引出网口、CAN、USB、ePWM、eQEP、eCAP等接口，方便用户快速进行产品方案评估与技能预研。
核心板的DSP及FPGA的IO电平标准一样平常为3.3V，上拉电源一样平常不超过3.3V，当外接旗子暗记电平与IO电平不匹配时，中间需增加电平转换芯片或旗子暗记隔离芯片。按键或接口需考虑ESD设计，ESD器件选型时需把稳结电容是否偏大，否则可能会影响到旗子暗记通信。
SOM-TL2837xF核心板SOM-TL2837xF核心板板载DSP、FPGA、ROM、RAM、晶振、电源、LED等硬件资源，并通过工业级B2B连接器引出IO。核心板硬件资源、引脚解释、电气特性、机器尺寸、底板设计把稳事变等详细内容，请查阅《SOM-TL2837xF核心板硬件解释书》。
图 3
图 4
图 5
B2B连接器评估底板采取4个广濑公司的工业级B2B连接器，共400pin，合高4.0mm。个中2个100pin母座B2B连接器(CON0A、CON0B)，型号FX8-100S-SV(21)，间距0.6mm，高度2.25mm；2个100pin公座B2B连接器(CON0C、CON0D)，型号FX8-100P-SV1(91)，间距0.6mm，高度3.45mm。
图 6
电源接口
CON2为12V直流输入DC-417电源接口，可接入外径4.4mm，内径1.65mm电源插头的电源适配器。SW1为电源摆动开关。
图 7
设计把稳事变：
VDD_12V_OVP(VDD_12V_MAIN)通过TPS54527DDA（DC-DC降压芯片）输出VDD_3V3_MAIN(VDD_3V3_SOM)供核心板利用，通过另一起TPS54527DDA芯片输出VDD_5V_MAIN供评估底板5V外设利用。
图 8
图 9
图 10
VDD_3V3_SOM在核心板内部未预留总电源输入的储能大电容，底板设计时请在靠近B2B连接器位置放置储能大电容。
图 11
BANK电压配置电路
核心板内部已将FPGA端BANK0、BANK2、BANK3电平配置为3.3V。评估底板VDD_3V3_SOM向FPGA端BANK1供应3.3V供电。
图 12
LED
评估底板具有LED0、LED1、LED2、LED3、LED4、LED5、LED6和LED7共8个LED。
评估底板LED0为电源指示灯，上电自动点亮。
图 13
图 14
LED1、LED2、LED3和LED4为DSP端用户可编程指示灯，默认高电平点亮。
图 15
图 16
LED5、LED6、LED7为FPGA端用户可编程指示灯，默认高电平点亮。
图 17
JTAG接口
CON4为DSP端TI Rev B JTAG仿真调试接口，采取14pin大略单纯牛角座连接器，间距2.54mm，可适配创龙科技的TL-XDS100V2、TL-XDS200和TL-XDS560V2仿真器。
图 18
图 19
CON5为FPGA JTAG仿真调试接口，采取14pin大略单纯牛角座连接器，间距2.0mm。Logos系列FPGA可适配创龙科技的TL-PGMCable下载器，Spartan-6系列FPGA可适配创龙科技的TL-DLC10下载器。
图 20
图 21
设计把稳事变：
FPGA JTAG引脚旗子暗记电平为3.3V。底板设计时，若DSP端JTAG总线仅引出测试点，通过飞线办法连接仿真器时，需将仿真器真个TDIS引脚接至评估底板的数字地，否则仿真器将无法识别到设备。BOOT SET启动办法选择拨码开关SW2为DSP端2bit启动办法选择拨码开关，ON为1，相反为0。评估板DSP端启动办法详细解释如下，常用启动办法为Wait Boot和Get Mode模式。
表 1
启动模式
拨码开关(1~2)
解释
Parallel IO
11
并口IO启动模式。
DSP从GPIO58~GPIO63、GPIO64~GPIO65吸收用户运用程序，并保存至DSP片内FLASH存储器。
SCI
01
串口启动模式。
DSP从SCIA串口吸收用户运用程序，并保存至DSP片内FLASH。
Wait Boot
10
等待启动(Debug)模式。
DSP进入循环状态，不启动用户程序。
Get Mode
00
获取启动模式。
DSP根据BOOTCTRL寄存器的BMODE位域决定启动模式。默认为FLASH BOOT模式，从DSP片内FLASH获取用户程序并启动。
EMU Boot
XX
EMU获取启动模式。
DSP根据EMU_BOOTCTRL寄存器的BMODE位域决定启动模式。默认为Wait Boot模式，不启动用户程序。（注：评估板默认不支持此启动模式，如需支持此启动模式，需在评估底板进行干系电阻配置。）
备注：BOOT SET启动选择拨码开关ON为1，相反为0，X代表任意值。
图 22
图 23
图 24
设计把稳事变：
在核心板内部，DSP端BOOTMODE引脚GPIO72、GPIO84未配置高下拉电阻。BOOT[1:0]引脚如需上拉，请利用20K电阻上拉至3.3V，如需下拉，请利用2.2K电阻下拉至GND。由于BOOTMODE引脚与GPIO84、GPIO72(EMID12)引脚存在复用关系，若利用该引脚外接设备时，请担保DSP在上电初始化过程中该引脚电平不受外接设备的影响，否则将会导致DSP无法正常启动。KEY评估底板包含1个别系复位按键RESET(KEY3)，3个DSP端用户输入按键USER KEY1(KEY1)、USER KEY2(KEY2)、USER KEY3(KEY4)，3个FPGA端用户测试按键USER KEY1(KEY5)、USER KEY2(KEY6)和USER KEY3(KEY8)，1个FPGA端FPGA Program按键(KEY7)。
图 25
RESET(KEY3)按键掌握旗子暗记SYS_RESET_INPUT为DSP和FPGA的复位输入引脚，该复位旗子暗记不但复位DSP端所有寄存器，还将复位DSP端所有调试环境。SYS_RESET_INPUT在核心板内部已上拉10K电阻至3.3V，设计底板无需再设计上拉电阻。
图 26
评估底板通过GPIO108引出用户输入按键KEY1，通过GPIO109引出用户输入按键KEY2，通过GPIO110引出用户输入按键KEY4，引脚均上拉4.7K电阻至VDD_3V3_MAIN。
图 27
评估底板通过FPGA端IO引脚引出用户输入按键KEY5、KEY6、KEY8，引脚均上拉4.7K电阻至VDD_3V3_MAIN。
图 28
KEY7按键掌握FPGA_RST_N_KEY（Spartan-6对应为FPGA_PROGRAM_B_KEY）旗子暗记。FPGA_RST_N_KEY为核心板FPGA真个逻辑复位旗子暗记，默认情形请悬空处理。
图 29
串口USB TO SCIA串口
CON6(USB TO SCIA)为DSP、FPGA二合一调试串口，由同一个Micro USB接口引出。
评估底板通过CP2105芯片将DSP真个SCIRXDA、SCITXDA旗子暗记转成Micro USB接口，作为DSP端系统调试串口利用。通过同一个CP2105芯片将FPGA端IO转成Micro USB接口，作为FPGA端调试串口利用。
图 30
图 31
RS232 SCIB串口
CON7为DSP端RS232接口，评估底板通过SP3232EEY串口电平转换芯片将DSP真个SCIRXDB、SCITXDB旗子暗记转换为RS232串口，接口利用9针DB9接口。
图 32
图 33
RS485 SCID串口
CON8为DSP端RS485接口，评估底板通过隔离收发器ISO3082DW，将DSP真个SCIRXDD、SCITXDD旗子暗记转换为RS485串口，接口利用3pin 3.81mm绿色端子办法。
图 34
图 35
EEPROMU8为板载EEPROM芯片，容量为2Kbit，连接至I2C总线，I2C设备地址为0x50。
图 36
图 37
USB接口CON3为USB 2.0 OTG接口，直接由USB0总线(USB 2.0)引出。
图 38
图 39
Ethernet接口CON11(10/100 ETH)为DSP端百兆网口。
TMS320F2837xD通过EMIF1总线连接W5300网卡（内部集成MAC和PHY），由RJ45连接器引出百兆网口，RJ45连接器已内置隔离变压器。
图 40
图 41
设计把稳事变：
XTLP、XTLN引脚接入25MHz无源晶振。为便于晶振起振，XTLP、XTLN之间可增加并联1MΩ电阻。
推举采取DSP端XRS + GPIO掌握电路方案连接W5300网卡RESET引脚进行复位掌握。
图 42
W5300网卡利用DSP真个EMIF1旗子暗记，包括片选旗子暗记EM1CS2n_1、写使能旗子暗记EM1WEn/GPIO31、读使能旗子暗记EM1OEn/GPIO37、地址总线EM1A[8:0]、16位数据总线EM1D[15：0]。W5300的中断要求管脚连接DSP的ETH_INT/GPIO9，该GPIO配置为外部中断输入，通过EMIF1总线与W5300网卡进行数据通信。
图 43
CAN接口CON9为DSP端CANA接口，CON10为DSP端CANB接口，分别由DSP的CANA、CANB总线引出，采取3pin 3.81mm绿色端子办法。
图 44
图 45
AD/DA接口
J1为AD/DA接口，2x 15pin规格，间距2.54mm。
图 46
图 47
设计把稳事变：
ADC支持12路差分(16bit,1.1MSPS)或24路单端输入(12bit,3.5MSPS)，电压输入范围为0 ~ 3.3V。
备注：ADC的输入范围取决与VREFLO和VREFHI的值，VREFLO在核心板内部已接地，VREFHI接3V参考电压。
图 48
DAC支持3路12bit DAC输出，电压输出范围为0.3V ~ 3V。
备注：DAC电压输出范围为0.3V ~ (VDDA – 0.3V)，VDDA在核心板内部已接3.3V电源。
图 49
利用AD输入功能时，建议参考评估底板设计，保留R-C滤波电路。
拓展IO旗子暗记接口J2通过排针引出DSP真个ePWM/GPIO等拓展旗子暗记，2x 15pin规格，间距2.54mm。
图 50
图 51
J3通过排针引出DSP真个eQEP/McBSP/GPIO等拓展旗子暗记，2x 10pin规格，间距2.54mm。
图 53
CON12、CON13为欧式公座连接器，48pin规格，引出FPGA真个IO拓展旗子暗记。
图 54
图 55
图 56
CON14为IDC3大略单纯牛角座，2x 25pin规格，引出FPGA真个IO拓展旗子暗记。
图 57
图 58
设计把稳事变：
如需利用扩展接口中DSP真个EMIF1引脚接外部器件，建议在EMIF1及外部器件之间串接缓冲器电路，并通过EMIF1的片选旗子暗记或其他IO掌握缓冲器使能，避免外部器件影响核心板内与EMIF1连接的SRAM、FPGA的读写功能。
