它的紧张掌握思想是：在全桥逆变拓扑中，每个桥臂上的两个开关管带去世区的互补导通，桥臂之间的位于对角线上的开关管导通相差一个移相角α，个中超前导通的桥臂一样平常被称为超前臂（也叫固定臂），另一个桥臂被成为滞后臂（也称为移相臂）。
目前在通信电源等开关电源领域，移相全桥软开关拓扑是首选的电路构造之一，专用的移相掌握芯片也已在这些场合大量运用。但针对中大功率运用领域，目前的专用移相掌握芯片仍旧存在一定的不敷。
本文采取Altera公司的CycloneII系列FPGA芯片实现了基于移相PWM全桥掌握模式的脉宽调制输出实现了大功率逆变电源的设计，简化了掌握电路，提高了可靠性，并且本设计可运用于其他低压大电流输出的中大功率逆变电源场合（即数字化开关电源领域），运用领域广泛。
目前市场上常见的专用移相掌握芯片紧张有：Micro Leaner公司的ML4828，以及TI公司的UC3875系列、UC3879、UCC3895等等。
几款移相掌握芯片的性能参数或多或少存在一定的差异，但它们基本的事情办法以及掌握事理是完备相同的。下面以UC3875为例，其内部紧张由脉宽调制旗子暗记产生电路、移相形成电路以及赞助电路3大部分构成。个中，脉宽调制部分由振荡电路、偏差放大器及锯齿波发生器等构成，其产生移相脉冲逻辑如图1所示。
图1 产生移相脉冲时序逻辑图
本设计之初的思路是利用现有专用移相掌握芯片作为大功率逆变电源的掌握核心，实现大功率逆变电源的移相全桥掌握。在实际研究中，创造移相全桥掌握芯片在运用到大功率逆变电源领域时存在不敷。紧张缺陷有如下两点：
可设置的去世区韶光范围较小，可调去世区韶光过窄，由于其芯片设计事理的根本性毛病，存在临界点的滞环振荡问题。个中，缺陷1由表1的专用移相掌握芯片的性能比拟可以看出几款移相掌握芯片可调范围无一例外的将其可调范围限定在500nS旁边，而其可设置的去世区韶光均在2～4uS旁边。这个韶光等级在驱动以MOSFET高速器件为功率开关器件的中小功率逆变电源时是得当的。
然而对付大功率逆变电源一样平常都以IGBT为开关器件，由于IGBT存在拖尾电流效应，其开关频率一样平常在20kHz至60kHz，对付同一桥臂高下开关管的IGBT的去世区韶光必须大于3微秒，一样平常为4～10微秒。若利用目前的几款专用移相开关器件，均不符合哀求。
缺陷2则是在实际调试中创造的，由于移相芯片设计上固有的偏差放大器内部输入阈值比较点，当移相掌握芯片的偏差输入给定真个输入值到达固定的该点时输出波形存在滞环振荡的征象。如图2所示为利用示波器无限余辉模式不雅观测到的发生振荡时的UC3875输出PWM的抖动范围。
图2 偏差放大器输入值到达特定值点的滞环振荡
3 系统硬件设计本设计采取的可编程逻辑芯片为Altera公司的CycloneII系列的EP2C5T144C8的FPGA芯片，其内部含有4608个逻辑单元、26个M4K块（共计约14K Bytes的RAM存储单元）以及2个内嵌锁相环电路，EDA设计环境为Altera公司的Quartus II集成开拓环境，仿真软件为ModelSim；单片机部分选用富士通公司的16位增强型单片机MB90F352S。
可编程逻辑器件是指统统可以通过软件手段变动、配置器件内部连接构造和逻辑单元，完成既定设计功能的数字集成电路。随着电子工艺的不断改进，当代数字电路的发展速率很快，低本钱高性能的FPGA/CPLD器件不断推陈出新，使其成为硬件设计的首选办法之一。
目前常用的可编程逻辑器件紧张有繁芜可编程逻辑器件（CPLD）和现场可编程逻辑阵列（FPGA）两种。本设计选用的Cyclone II的 EP2C5T144C8器件供应了相称于13个18比特x 18比特的乘法器，可以实现通用数字旗子暗记处理（DSP）功能，如有限推动相应（FIR）滤波器、快速傅立叶变换（FFT）、干系器、编/解码器和数字掌握振荡器（NCO）。 与基于逻辑单元（LE）的乘法器比较，嵌入式乘法器供应了更高的性能和逻辑效率。
把FPGA/CPLD运用于嵌入式掌握系统，同单片机结合起来，更能表示其在系统可编程、利用方便灵巧的特点。本文设计实现的数字化弧焊逆变电源，利用单片机与可编程逻辑器件共同构建数字掌握系统，如图3所示，单片机用以统筹全体焊接过程的掌握管理，而繁芜的算法和逻辑掌握包括PID算法和PWM天生策略均由可编程逻辑器件FPGA完成，外围电路可以大大简化，提高系统的可靠性。
图3 弧焊逆变电源数字掌握系统框图
其紧张掌握思想为：系统通过霍尔电流反馈实时采样输出电流旗子暗记，将反馈通过16位富士通单片机中自带的10位A/D转换（最快转换速率达3μS），将仿照量转换为数字量并实时送入FPGA中。其余同时将面板参数给定也送入FPGA中，通过在FPGA中的PID算法模块天生掌握PWM模块占空比的参数给定，末了由PWM模块输出四路驱动波形，从而完成了全体系统的一个周期的运转。
4 FPGA中紧张模块的设计（略）完全的FPGA/CPLD设计流程应包括：电路设计与输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证、板级仿真验证与调试等紧张步骤。
本设计通过Verilog HDL措辞完成各部分模块的设计与天生，仿真验证则是通过编写测试文件TestBench在ModelSim环境下仿真，末了均在QuartusII环境综合并下载到EP2C5中运行。限于篇幅，以下各模块的解释中均未给出详细的Verilog措辞的源程序，仅解释各模块的详细功能和实现方法。
下面仅先容本设计FPGA中紧张的四个模块：PID算法模块、PWM天生模块、去世区模块和安全互锁模块。各模块连接框图如图4所示，
图4 FPGA中紧张模块连接示意图
本设计中用到的主时钟为10MHz的有源晶振产生的时钟旗子暗记进入FPGA后经内部的PLL锁相环倍频至100MHz。
5 仿真与实验波形(略)图11 主控板实例照片
6 总结数字化PI的上风在于PI参数修正的方便性，这就使得电源在全负载区间内均能得到良好的性能。 由实际实验波形可看出，本设计得到较好的电流波形。在数字化的主控系统中合营数字化的PWM，就避免了D/A转换环节，也提高了精度。
其余，采取FPGA不仅可以实现数字化的PWM，还可以实现一些所需的数字逻辑的数字电路功能，这就大大减小了掌握板的面积和外扩元器件的数量，同时也使得系统的可靠性得以提高。
但是，从设计中也创造数字式PWM掌握也存在不敷，即数字式PWM以计数器当定时器，因此存在分辨率的问题，数字式PWM的定时器采取数字计数器，即若数字计数器的位数为N（即计数值周期为N+1；计数值周期不含韶光观点，只有数值观点），则计数脉冲时钟的频率即为数字PWM的分辨率，而数字式PWM的分辨率便是其占空比可变革的最小值。
用公式表示为：若计数器的计数值周期为N+1，则数字PWM的分辨率为：D=1/(N+1)。仿照式掌握时的PWM理论上可以为占空比区间内的任意值，不存在分辨率的问题，而数字式的PWM占空比为离散化的。
一点遗憾是，由于韶光的关系，未能将本设计中的模块实现基于WISHBONE标准的SOC电路互连接口规范，否则本设计中的模块可以天生通用IP，适用性更广。
下面则是本设计过程中的一些体会：综合之前一定要进行仿真，这是由于仿真会暴露不少的逻辑缺点,以是建议这样做。如果不做仿真，没有创造的逻辑缺点会进入综合器，使综合的结果产生同样的逻辑缺点。
壅塞和非壅塞赋值的措辞构造是Verilog 措辞中最难明得观点之一，本人看到许多干系文献推举可综互助风的Verilog模块壅塞和非壅塞赋值编程的八个原则，在本设计中严格遵守了它们，深感获益匪浅，在此也推举出来：
1、时序电路建模时，用非壅塞赋值。2、锁存器电路建模时，用非壅塞赋值。3、用always块建立组合逻辑模型时，用壅塞赋值。4、在同一个always块中建立时序和组合逻辑电路时，用非壅塞赋值。5、在同一个always块中不要既用非壅塞赋值又用壅塞赋值。6、不要在一个以上的always块中为同一个变量赋值。7、用$strobe系统任务来显示用非壅塞赋值的变量值8、在赋值时不要利用 #0 延迟编写实用性强的模块是一件繁芜而细致的事情，须要极其负责的事情态度和作风。其余，须要编写testbench对模块性能进行详尽完备的测试，才能担保其可靠性。
对付本系统设计过程中，非常好用的功能是Quatus II软件内嵌的SignalTap II 嵌入式逻辑剖析仪。SignalTap II逻辑剖析仪在每个器件中支持逻辑剖析仪IP函数的多个实例。此特性实现了器件中每个时钟域上单独且唯一的嵌入式逻辑剖析仪功能。
在设计时，曾考虑到利用Nios II处理器设计集成性更强的片上可编程系统（SOPC）办理方案，但考虑到FPGA中并不内含A/D仿照部分，必须外加转换芯片。于是本设计选用了含有高速A/D转换的16位单片机作补充，于是就干脆未利用Nios II这个功能强大的内嵌处理器，甚感遗憾。
恰给ALTERA公司一点建议是希望将来能有一款内嵌A/D的FPGA芯片（由于接口部分不可避免存在仿照量输入），这样Nios II内嵌处理器可以真正发挥性能，终极能做到单片片上可编程系统（SSOPC）。
（本文选编自《电气技能》，原文标题为“基于FPGA的数字化逆变电源的嵌入式系统设计”，作者为陈亮、朱伟建等。）
