芯片设计流程及各步骤运用对象简介_时序_对象

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芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计哀求，包括芯片须要达到的详细功能和性能方面的哀求。

2、详细设计

芯片设计流程及各步骤运用对象简介_时序_对象通讯

Fabless根据客户提出的规格哀求，拿出设计办理方案和详细实现架构，划分模块功能。

3、HDL编码

利用硬件描述措辞（VHDL，Verilog HDL，业界公司一样平常都是利用后者）将模块功能以代码来描述实现，也便是将实际的硬件电路功能通过HDL措辞描述出来，形成RTL（寄存器传输级）代码。

措辞输入工具：

Summit 公司的 VisualHDLMentor 公司的 Renoir

图形输入工具：

Cadence的composerviewlogic的viewdraw

4、仿真验证

仿真验证便是考验编码设计的精确性，考验的标准便是第一步制订的规格。
看设计是否精确地知足了规格中的所有哀求。
规格是设计精确与否的黄金标准，统统违反，不符合规格哀求的，就须要重新修正设计和编码。
设计和仿真验证是反复迭代的过程，直到验证结果显示完备符合规格标准。

仿真工具：

Verilog HDL：

Mentor公司的ModelsimSynopsys公司的VCSCadence公司的NC-Verilog、Verilog—XL

VHDL：

Mentor公司的ModelsimSynopsys公司的VSSCadence公司的NC-VHDL、Leapfrog

它们均可以对RTL级的代码进行设计验证。
逻辑综合之前的该部分仿真称为前仿真，也即功能仿真/行为仿真/逻辑仿真。
接下来在版图设计完成之后还要再进行一次仿真，称为后仿真，也即时序仿真。

5、逻辑综合

仿真验证通过，进行逻辑综合。
逻辑综合的结果便是把设计实现的HDL代码翻译成门级网表netlist。
综合须要设定约束条件，便是你希望综合出来的电路在面积，时序等目标参数上达到的标准。
逻辑综合须要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。
以是，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。

逻辑综合工具：

Synopsys的Design Compiler、Behavial Compiler、DC-ExpertCadence的buildgates、Envisia Ambit(R)Mentor的Leonardo

6、STA

Static Timing Analysis（STA），静态时序剖析，这也属于验证范畴，它紧张是在时序上对电路进行验证，检讨电路是否存在建立韶光（setup time）和保持韶光（hold time）的违例（violation）。
这个是数字电路根本知识，一个寄存器涌现这两个时序违例时，是没有办法精确采样数据和输出数据的，以是以寄存器为根本的数字芯片功能肯定会涌现问题。

STA工具：

Synopsys的Prime Time。
Cadence的Pearl、TempusMentor的SST Velocity

7、形式验证

这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。
常用的便是等价性检讨方法，以功能验证后的HDL设计为参考，比拟综合后的网表功能，他们是否在功能上存在等价性。
这样做是为了担保在逻辑综合过程中没有改变原来HDL描述的电路功能。

形式验证工具：

Synopsys的Formality。
Cadence的LEC、FormalCheckMentor的FormalPro

前端设计的流程到这里就结束了。
从设计程度上来讲，前端设计的结果便是得到了芯片的门级网表电路。

二、Backend design flow后端设计流程：

1、DFT

Design For Test，可测性设计。
芯片内部每每都自带测试电路，DFT的目的便是在设计的时候就考虑将来的测试。
DFT的常见方法便是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。
关于DFT，有些书上有详细先容，对照图片就好理解一点。

DFT工具：

BSCAN技能– 测试IO pad，紧张实现工具是：Mentor的BSDArchit、sysnopsy的BSD Compiler；MBIST技能– 测试mem，紧张实现工具是：Mentor的MBISTArchitect 、Tessent mbist；ATPG 技能– 测试std-logic，紧张实现工具是：产生ATPG利用Mentor的 TestKompress 、synopsys TetraMAX，插入scan chain紧张利用synopsys 的DFT compiler。

2、布局方案(FloorPlan)

布局方案便是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。
布局方案能直接影响芯片终极的面积。

布局方案工具：

Synopsys的Astro、Physical Compiler、IC CompilerCadence的Encounter、PKS、Silicon Ensemble、Design Planner

3、CTS

Clock Tree Synthesis，时钟树综合，大略点说便是时钟的布线。
由于时钟旗子暗记在数字芯片的全局指挥浸染，它的分布该当是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。
这也是为什么时钟旗子暗记须要单独布线的缘故原由。

CTS工具：

Synopsys的Clock Tree CompilerCadence的CT-Gen

4、布线(Place & Route)

布线便是将前端供应的网表(netlist)，实现成版图(layout)，包括各种标准单元（基本逻辑门电路）之间的走线。
比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上便是这里金属布线可以达到的最小宽度，从微不雅观上看便是MOS管的沟道长度。

布线工具：

Synopsys的Astro、Physical Compiler、IC CompilerCadence的Encounter、PKS、Silicon Ensemble、Design Planner