如今的台积电，已向2nm芯片量产发起冲刺，在高端芯片领域，彷佛难逢敌手。最近却有不少网友反应，天玑9000芯片的发热量超出预期，彷佛并没有当初说得那么好。
这就奇怪了，芯片的工艺制程越高，不应该是功耗越低吗？为何台积电的芯片，功耗反而会逆向而行？如此看来，台积电工艺的弊端，或许已经暴露。
根据登纳徳缩放比例定律，芯片工艺制程越高，意味着芯片的尺寸会减小，芯片事情时，产生的电流和电压，也会低落。
再加上刻蚀、封装等工艺的提升，按理说，芯片工艺制程越高，芯片的功耗和发热量，也会随之降落。
台积电在量产5nm芯片时，就大张旗鼓地宣扬，表示在同样的性能情形下，5nm芯片的功耗，会比7nm芯片低落30%。如果在相同功耗下，5nm芯片的性能，则可以提升15%以上。
光说不练假把式，如今4nm芯片却被爆出功耗高，发热量大，背后的缘故原由是什么呢？
登纳徳缩放比例定律本身没有错，但是台积电避重就轻，向外界宣扬时，忽略了其余一个主要成分。
一枚小小的芯片，里面有上百亿的晶体管，而且分布着繁芜的电路。我们可以将芯片，比作一个被缩小了几万倍的电路系统，而这个电路系统中，同样有绝缘部分和导电部分。
芯片尺寸变小，确实可以给设备上的其他部件，留出更大的空间，但芯片内部的另一个问题，也会被放大。
芯片尺寸越小，意味着沟道的长度也会缩短，留给沟道中的S和D的间隔也会越来越短。S是指源，D代表漏，两者越来越近，会导致栅极对沟道的掌握能力变差。
什么意思呢？便是栅极电压夹断沟道的难度变大，有可能会涌现严重的泄电征象，导致芯片发热量变大、功耗升高，这种征象也被称为短沟道效应。
在很多大型生产车间内，工程师在进行电路设计时，不同的线路、设备，都会有一个安全间隔。说白了，便是芯片内部的构造，相互之间的安全间隔太小了，导致了这种泄电征象。
短沟道效应并不是不能避免，但是台积电目前生产的芯片属于鳍式场效应晶体管，也便是我们常说的FinFET构造。
在7nm芯片之前，这种构造确实上风明显，但是随着芯片工艺制程越来越高，尺寸越来越小，短沟道效应也越来越明显。
也便是说，台积电生产的芯片发热量大、功耗高，是芯片的底层构造出了问题，而且以目前的技能，还很难避免。
如果不出意外，即便台积电的2nm芯片实现量产，可能也很难避免短沟道效应带来的泄电征象。
表面上看，台积电的芯片工艺制程突飞年夜进，将同行们远远甩在了后面，但是台积电的工艺，真的就完美无缺吗？
目前看来，彷佛并不是这样，要想办理短沟道效应，就得从芯片材料、芯片构造、栅极布局等多方面，进行重新考量。
不仅如此，台积电的芯片工艺路线，设备本钱高，耗电量大，导致芯片的本钱也居高不下。随着芯片工艺制程的不断提升，台积电生产的芯片本钱，还会不断上涨。
芯片越卖越贵也就算了，而且芯片本身的综合性能，也并没有台积电吹捧的那般天花烂醉，台积电危矣。
作为环球最大的芯片代工厂，台积电工艺被很多人认为完美无缺，实在窥伺技能本身，台积电也不过是避重就轻，捉住了市场的痛点，虽然提升了芯片的工艺制程，却在功耗等方面，埋下了隐患。
如今，日韩、欧美，乃至俄罗斯，都宣告要自研芯片。一旦有新的高制程工艺涌现，如果能降落生产本钱，并办理短沟道效应问题，未来又还有台积电什么事呢？
以是，台积电并不是无忧无虑，随着环球半导体研发热潮的掀起，台积电过去的上风将逐渐消逝，而它的短板也将逐渐被暴露。
再加上台积电对芯片供应的差异对待，如果台积电还不作出改变，未来可能就江湖地位不保了。
