英特尔 RISC芯片i860：全球首个百万晶体管芯片背后的故事_芯片_英特尔

这张纸不会永劫光保持空缺。
该项目的首席架构师 Leslie Kohn 已经赢得了 RISC 师长西席的外号。
自 1982 年加入英特尔以来，他一贯希望开始 RISC 微处理器设计。
一次考试测验进行了近 18 个月的开拓，但当时的硅技能不许可在一个芯片上拥有足够的晶体管来得到所需的性能。
当英特尔决定不投资该特定工艺技能时，后来的考试测验被放弃了。

英特尔圣克拉拉微机部副总裁兼总经理 Jean-Claude Cornet 将 N10 视为做事于高性能微处理器市场的机会。
他预测，该芯片将超越实用的微处理器系列，进入高等工程和科学研究社区的设备。

“我们都是工程师，”Cornet 见告IEEE Spectrum，“以是这是我们最熟习的需求类型：用于打算机赞助设计的打算密集型、仿真密集型系统。
”

与超级打算机、图形事情站和小型打算机行业潜在客户的谈论对芯片提出了新的哀求。
超级打算机制造商想要一个能够处理向量的浮点单元，并强调避免性能瓶颈，这一需求导致全体芯片设计为 64 位架构，由 100 万个晶体管实现。
图形事情站供应商则敦促英特尔设计职员在整数性能与浮点性能之间取得平衡，并使芯片能够天生 3D 图形。
小型机制造商想要速率，并确认 RISC 是实现高性能的唯一路子；他们还强调了数据库运用程序所需的高吞吐量。

英特尔团队还在推测其竞争对手——例如 MIPS Computer Systems Inc.、Sun Micro Systems Inc.和Motorola Inc.——在做什么。
工程师们知道他们的芯片不会是市场上第一个采取 RISC 架构的芯片，但 64 位技能意味着他们将超越竞争对手的 32 位设计。
他们还已经在方案更完全的架构，将内存管理、缓存、浮点和其他功能集成在一个芯片上，如果他们精确假设竞争对手的晶体管预算更小，这种多功能性是不可能的。

终极决定权在于英特尔公司组件技能与开拓集团副总裁兼总经理 Albert YC Yu。
几年来，Yu 一贯对 Kohn 构建超高速 RISC 微处理器的激情亲切很感兴趣，但他以为英特尔缺少资源来投资这样一个项目。
由于这个非常新颖的想法来自工程组，Yu 见告 Spectrum，他创造一些英特尔高管犹豫未定。
然而，到了 1985 年底，他下定决心，只管不愿定，但 RISC 芯片的时期已经到来。
“在这些事情上冒险，这大程度上取决于直觉。
”他说。

在1986 年 1 月做出决定后，英特尔的工程师干劲十足，他们希望其 RISC 芯片能够在竞争稳固之提高入市场，并且随着该项目与 486 设计一起启动，这两个团队可能不得不同时争夺打算机韶光和支持职员。
Kohn 通过确保 N10 的努力始终领先于 486 办理了这一冲突。
为了减少官僚主义和沟通开销，他确定 N10 团队将拥有尽可能少的工程师。

在批准该项目后，希尔斯伯勒工厂的工程师 Sai Wai Fu 立即搬到了圣克拉拉，并加入了 Kohn 的军队充当团队的联合经理。
Fu 和 Kohn 在帕萨迪纳的加州理工学院学生时就认识了，在英特尔重聚，并在 Kohn 早期的 RISC 考试测验中一起事情。
Fu渴望再有一次机会，接手招聘，并争先恐后地组建了一批兼容的有才华的工程师。
他不仅引发了冲破百万晶体管壁垒的愉快，还引发了他自己的管理理念：通过在他们的专业领域之外寻衅工程师来拓宽他们的视野。

“这很冒险，”他说，“但更具寻衅性。
”

设计工程师 Hon P. Sit 也选择了 N10 而不是 486，由于他说：“利用 486，我将致力于掌握逻辑，我知道如何去做。
我以前做过。
N10 须要人来研究浮点单元，而我对浮点的理解很少，以是我有兴趣学习。
”

除了领导“逃跑者”，正如 486 团队经理 John Crawford 所说的那样，N10 小组还从英特尔的技能开拓小组中招募了三名内存设计专家，这很主要，由于须要大量的片上内存。
末了，Kohn 和 Fu 聘请了一些刚从大学毕业的工程师。
工程师的数量增长到 20 人，比他们最初认为须要的人数多 8 人，但这还不到 486 团队人数的三分之二。

在 1986 年初的几个月里，当他没有与英特尔的状师就 NEC 版权诉讼（英特尔起诉 NEC 声称陵犯其 8086 微代码的版权）联系在一起时，Kohn 改进了他对 N10 将包含什么以及如何处理的想法。
他非正式地咨询过的人中有Crawford。

“N10 和 486 估量都将超过 400 mils，我对尺寸有点紧张，”Crawford说。
“但是 [Kohn] 说，‘嘿，如果不是 450，我们可以忘却它，由于我们在die上没有足够的功能。
以是我们该当瞄准 450，并认识到这些东西险些不会缩小。
'”

他们意识到，芯片的侧面可能会大于 450 mils。
实际的 i860 尺寸为 396 x 602 mils。

Kohn 首先哀求这个专用电路的 RISC 内核具有快速整数性能、用于指令和数据的大型缓存以及能够实现快速的浮点打算。
大多数微处理器须要 5 到 10 个时钟周期来实行浮点运算，Kohn 的目标是通过流水线将其缩短到一个周期。
他还想要一个整体的64位数据总线，但在数据缓存和浮点部分之间有一个128位总线，这样浮点部分在访问数据时就不会碰着瓶颈。
就像超级打算机一样，芯片必须实行向量运算，以及并行实行不同的指令。

英特尔 100 万晶体管精简指令集打算微处理器的首席架构师 Leslie Kohn [左] 和项目经理 Sai-Wai Fu 共同管理芯片的开拓。
被称为 N10 项目的芯片设计事情于 1986 年 1 月开始。
第一批晶圆于去年 9 月下线，也便是所谓的i860，该芯片于 1989 年 2 月 27 日正式发布。

那年四月初，Fu拿着一支铅笔和一张 8 1/2 x 11 英寸的纸草拟了一个芯片的操持，分为八个部分：RISC 整数内核、分页单元、指令缓存、数据缓存、浮点加法器、浮点乘法器、浮点寄存器和总线掌握器。
在他画的过程中，他做了一些选择：例如，缓存区的行大小为 32 字节。
（一条线，无论长度如何，都是一组内存单元，是可以在高速缓存和主内存之间来回移动的最小内存单元。
）虽然较小的线大小会轻微提高性能，但它会迫使缓存身分歧的形状，使其在芯片上的定位更加尴尬。
“以是我选择了我们可以拥有的最小线条尺寸并且仍旧具有统一的形状，”Fu说。

他的草图还有效地摒弃了 Kohn 的一个想法：将数据缓存划分为四个 128 位隔间（compartments）以创建四路并行性——称为四路集关联（four-way set associative）。
但当他制订操持时，Fu意识到四分法是行不通的。
有了两个隔间，数据可以从缓存以直线办法流向浮点单元。
利用四向并行性，数百根wires将不得不波折。
“由于物理布局的缘故原由，全体事情都会崩溃，”Fu说。
他看到，放弃四路拆分只须要 5% 的性能本钱，因此二路缓存赢得了胜利。

当他完成他的草图时，他在设计上剩下了一片空间。
“我知道你不应该在不理解细节的情形下提前整顿行李，由于事情会发展，”Fu说。
那个空间被填满了，还有更多。
设计的几个部分在履行时略有增长。
有一天，在设计过程靠近尾声时，一位工程师抱歉地说：“当我把这些积木加在一起时，我没有精确地加起来。
我错过了 250 微米。
”

“这是一个大略的缺点，但这不是你可以轻易办理的问题，”傅说。
“你必须为 250 微米找到空间，只管我们知道由于我们正在推动工艺技能的极限，在这里或那里增加 100 微米可能会降落良率。

“我们考试测验了所有能想到的办法来填补，但终极，”他说，“我们不得不扩大芯片。
”

N10 项目的联合卖力人 Sai-Wai Fu 在 1986 年初为微处理器勾勒出第一个操持。
他将芯片分为八个模块：精简指令集打算机 (RISC) 内核、分页单元、指令缓存、数据缓存、浮点寄存器、浮点加法器、浮点乘法器和时钟。
（三维图形单元是事后才想到的。
）Fu留下了一点空缺，他确信终极会被填满。

由于 Fu 的草图将芯片划分为八个块，因此他和 Kohn 将他们的团队分成八组，每组 2 名或 3 名工程师，详细取决于块的繁芜性。
这些小组开始研究逻辑仿真和电路设计，而 Kohn 连续充足架构规范。

“你不能在这样的项目上以自上而下的办法事情，”Kohn 说。
“你从几个不同的层次开始，并行事情。
”

傅说：“如果你想打破一项技能的极限，你必须对所有事情进行自上而下、自下而上和由内而外的迭代。
”

功率预算起初引起了严重的关注。
Kohn 和 Fu 估计该芯片在 33 兆赫兹时为 4 瓦。

Fu在团队之间分配了功率预算，这里分配半瓦，那里分配一瓦。
“我见告他们走开，做你的设计，然后如果你超出预算，回来见告我。
”

宽大的总线尤其令人担忧。
设计职员创造，芯片上的一个存储单元可以驱动一条电容为 1 到 2 皮法的长传输线。
当它到达目的地时，旗子暗记非常微弱，须要放大。
高速缓存须要大约 500 个放大器，大约是内存芯片的 10 倍。
与大多数静态 RAM 一样，这些放大器的设计将花费 2.5 瓦——超过芯片功率预算的一半。
利用从动态 RAM 技能中借鉴的电路设计技能来构建 SRAM，将功耗降落到约 0.5 瓦。

“事实证明，虽然有些团队超出了他们的预算，但有些团队并不须要那么多，只管我故意低估了一些恐吓他们，这样他们就不会出去烧很多电，”Fu说。
实际芯片的数据表声称功耗为 3 瓦。

为了达到他们的性能目标，设计者在一个时钟周期内实行每条指令有点像宗教——这须要相称多的创新扭曲。
对付 RISC 处理器来说，每条指令利用略少于两个周期是很常见的，因此 N10 团队每周期一条指令的目标彷佛是可以实现的，但这样的速率对付芯片的许多其他功能来说并不常见。
必须开拓新算法以在流水线模式下在一个周期内处理浮点加法和乘法。
浮点算法是英特尔正在申请专利的大约 20 项芯片创新之一。

然而，浮点除法须要 20 到 40 个周期，设计职员很早就创造他们在芯片上没有足够的空间来容纳这种不频繁操作所需的分外电路。

浮点加法器和乘法器单元的设计者使四舍五入的逻辑符合 IEEE 标准，这会降落性能。
（例如，Cray Research Inc. 的打算机谢绝这些标准以提高性能。
）虽然一些 N10 工程师想要更高的性能，但他们创造客户更喜好同等性。

然而，他们确实找到了一种方法来制作工程师和科学家哀求的快速 3D 图形，而无需做任何痛楚的权衡。
设计职员能够通过在浮点硬件上搭载少量额外电路来添加此功能，芯片尺寸仅增加 3%，但处理图形打算的速率提高了 10 倍，达到 1600 万次 16-比特图片元素每秒。

对付 RISC 处理器，在一个时钟周期内从高速缓存存储器实行加载常日须要一个额外的寄存器写入端口，以防止加载信息与算术逻辑单元返回的结果之间的滋扰。
N10 团队想出了一种方法，可以在一个周期内为两条信息利用相同的端口，从而在不丢失速率的情形下节省了电路。
快速访问指令和数据是 RISC 处理器的关键：由于指令很大略，可能须要更多指令。
设计职员开拓了新的电路设计技能——他们已为此申请了专利——许可通过功耗仅为 2.5 瓦的超大总线对大型高速缓存存储器进行单周期访问。

“现有的 SRAM 部件可以在相称长的韶光内访问数据，但它们会花费大量电力，”Kohn 说。

数百万个晶体管意味着2年半开拓周期内的大部分开拓韶光都花在了电路设计上。
研究芯片不同部分的八个小组哀求仔细管理，以确保每个部分在组装后与所有其他部分无缝协作。

首先，有 N10 的设计理念：no creeping elegance。
“缓慢的优雅已经杀去世了许多芯片，”该团队的电路设计经理 Roland Albers 说。
他说，电路设计师该当避免重新发明轮子。
如果一个范例的周期是 20 纳秒，并且一个成熟的技能导致一个须要 15 纳秒的路径，工程师该当接管这一点并连续下一个电路。

路径时序（Path timings ）记录在初始项目规范中，并在电路的实际设计开始后，在 Albers 调集的每周会议上进行更新。

“如果你让人们潜入并考试测验他们想要的任何东西，他们在某些杂志上读到的任何技巧，你终极会得到很多边缘和片状（marginal and flaky）的电路，”Albers说。
“相反，我们只将它推到必须推的地方。
这导致了一个可制造且可靠的部件，而不是用于一大堆新电路的测试芯片。
”

除了提高可靠性之外，对creeping elegance 的禁令加快了全体过程。

为了确保芯片不同模块的电路能够更好地事情到一起，Albers 和他的电路设计师编写了一本涵盖他们事情的手册。
他与英特尔 CAD 部门的工程师一起开拓了一个基于图形的电路仿真环境，工程师在该环境中以图形办法而非字母数字办法输入包括器件寄生电容和互连在内的仿真事理图。
然后在事情站年夜将输出作为图形波形进行检讨。

在每周例会上，每位完成设计的工程师都会展示他的成果。
其他人将确保它不会冒不必要的风险，它遵守既定的方法，并且它的旗子暗记将与芯片的其他部分集成。

英特尔拥有直接从仿照芯片逻辑的高等措辞天生布局设计的工具。
团队是否该当利用它们？这些工具可以节省韶光并肃清人类设计职员引入的缺点，但每每不会天生非常紧凑的电路。
与手工电路设计比较，英特尔自己的布局设计自动布局工具将密度降落了大约一半，速率降落了三分之一。
英特尔的工程师说，商用工具的性能更差。

决定何时何地利用这些工具非常大略：操作数据的浮点逻辑和 RISC 内核的那些部分必须手动设计，缓存也是如此，由于它们涉及大量重复。
有些单元重复了数百乃至数千次（SRAM 单元重复了 100,000 次），因此通过手工封装电路得到的空间远远超过两倍。
然而，在掌握逻辑很少或没有重复的情形下，节省韶光被认为值得额外的硅片，特殊是由于电路的自动天生许可在末了一刻变动以纠正芯片的操作。

该芯片所拥有的超过 100 万个晶体管中，约有 40,000 个是自动布局的，而大约 10,000 个是手动天生并复制以生产剩余的 980,000 个。
“如果我们不得不手动完成这 40,000 次测试，韶光会延长几个月并引入更多缺点，因此我们可能无法对第一个硅片进行送样，”该公司的一名工程师 Robert G. Willoner 说。

这些布局天生工具以前曾在英特尔利用过，团队相信它们会起浸染，但他们不太确定自动设计的电路会占用多少空间。

阿尔伯斯说：“这比我们想象的要多一点，这导致了一些问题，以是我们不得不轻微增加芯片尺寸。
”

纵然采取自动化布局，掌握逻辑的一部分，即总线掌握器，也开始掉队于操持。
由于担心掌握器会成为全体设计的瓶颈，该团队考试测验了几种新技能。
RISC 处理器常日设计为与快速 SRAM 系统接口，该系统充当外部缓存并依次与 DRAM 主存储器接口。
然而，这里的操持是让用户可以绕过 SRAM 并将处理器直接连接到 DRAM，这将许可将芯片设计成低本钱系统以及处理非常大的数据构造。

出于这个缘故原由，在从 DRAM 取回第一个数据之前，总线可以pipeline多达三个周期，并且数据有韶光通过慢速 DRAM 内存而不占用途理器。
总线还必须利用静态列模式，这是最新 DRAM 的一项功能，许可顺序地址访问内存中的同一页，通过单独的引脚见告系统该位与前一个位位于同一页上。

这两个特性都带来了意想不到的设计繁芜性，首先是由于掌握逻辑必须跟踪出色总线周期的各种组合。
虽然芯片的别的部分已经在布局，但总线设计职员仍在为逻辑仿真而苦苦挣扎。
乃至没有韶光进行手动电路设计，然后是自动布局，然后是根据布局检讨设计。

一位设计师从英特尔 CAD 部门的一位朋友那里听说了一种工具，该工具可以从逻辑仿真级别进行设计、优化电路设计并天生优化的布局。
该工具肃清了电路事理图以及检讨事理图缺点所花费的韶光。
然而，它仍处于开拓阶段，只管 486 团队（他们比 N10 团队在截止日期前还有几个月的韶光）正在测试和调试它，但它还没有被认为可以利用。

N10 设计师通过内部打算机网络访问 CAD 部门的主机并复制程序。
它起浸染了，总线掌握瓶颈得到理解决。

CAD 经理 Nave 谨慎地说：“那个阶段的工具肯定有问题。
拿它的详细工程师有能力自己战胜大部分问题，以是它没有任何负面影响，这是它可能产生的。
在 N10 的情形下，它可能运作良好，但我们不宽恕将其作为一样平常做法。
”

N10 的设计者从一开始就关心如何测试具有一百万个晶体管的芯片。
为了确保芯片能够得到充分的测试，在 1987 年初，大约在项目进行到一半时，一名产品工程师被调入 N10 团队。
起初，Beth Schultz 只是和其他人一起从事电路设计，熟习芯片的功能。
后来，她编写了诊断程序，现在，回到产品工程部门，她正在监督 i860 转移到英特尔的制造业务。

第一次测试芯片的考试测验证明了产品工程早期参与的主要性。
在正常情形下，设计部门的小型测试仪（带有个人打算机接口的逻辑剖析仪）早在产品工程中的大型测试仪参与之前就已经在研究新芯片的电路。
设计部门的测试职员依次调试产品工程运行的测试程序。
这一次，由于一位产品工程师已经对芯片如此熟习，她所在部门的测试职员比设计部门的测试职员先操作。

产品工程师在团队中的涌现也让其他设计师更加意识到可测试性问题，而 i860 在几个方面反响了这一点。
逻辑设计职员在设置总线的引脚时序时咨询了产品工程师，以确保它不会超出测试仪的能力。
生产工程不断提醒 N10 团队须要将旗子暗记引脚的数量限定在 128 个：纵然超过一个也须要花费数百万美元购买新的测试仪。
（i860 有 120 个旗子暗记引脚，以及 48 个用于电源和接地的引脚。
）

该芯片的掌握逻辑采取LSSD（level-sensitive scan design ）形成。
这种可测试性设计技能由IBM Corp.创始，通过专用引脚发送旗子暗记以测试单个电路，而不是依赖指令序列。
然而，LSSD 并未用于数据路径电路，由于设计职员认为它会占用太多空间，并且会降落芯片速率。
相反，少量的附加逻辑让指令高速缓存的两个 32 位段相互测试。
边界扫描功能让系统设计职员无需运行指令即可检讨芯片的输入和输出连接。

操持 i860 的老化须要设计团队和可靠性工程师之间的大量协商。
i860 常日利用 64 位指令；对付老化，可靠性工程师希望尽可能少的连接：64 太多了。

“最初，”Fu说，“他们从零线开始。
他们希望我们进行自我测试。
以是我们说，'15 或 20 怎么样？'”

他们妥协了仅用于老化的 8 位模式，但利用此功能，i860 用户可以从 8 位宽可擦除可编程 ROM 启动系统。

设计职员还与开拓 1-μm 制造工艺的小组密切互助，该工艺最初用于 1988 年初涌现的 80386 芯片的压实。
常日，英特尔副总裁 Yu 说，设计和工艺工程师“说话不一样”。
因此，将技能与架构如此紧密地联系在一起是独一无二的。
”

英特尔希尔斯伯勒工厂的工艺开拓工程经理 William Siu 说：“该工艺专为非常低的寄生电容而设计，可以构建具有高性能和低功耗的电路。
我们必须与设计职员互助，向他们展示我们的局限性。
”

工艺工程师对片上缓存的影响最大。
设计师Patel说：“最初，我们不愿定缓存有多大。
我们认为我们无法放入我们想要的那么大的缓存，但他们见告我们这个制程足以做到这一点。
”

i860 最独特的架构特性可能是它的片上并行性。
指令高速缓存的两个 32 位段同时发出两条 32 位指令，一条到 RISC 内核，另一条到浮点部分。
更进一步，某些浮点指令同时调用加法器和乘法器。
结果是在一个时钟周期内统共实行了三个操作。

该架构提高了芯片的速率，但由于它使时序繁芜化，因此实现它存在问题。
例如，如果两个或三个并行操作要求相同的数据，则它们必须串行供应。
在芯片设计中创造的许多缺点都涉及这种同步。

在须要数据时冻结一个单元的逻辑目前不可用是最大的韶光难题之一。
最初，设计职员认为这种情形不会常常涌现，但片上并行性导致这种情形的发生频率比预期的要高。

冻结逻辑（设计师帕特尔说）不断增长，直到Patel说，“它变得如此笨拙，我们决定坐下来重新设计全体冻结逻辑。
” 这不是一个微不足道的决定——该芯片已经完成了其设计操持的一半，而一次修订须要四名工程师一个多月的韶光。

随着晶体管的数量靠近 100 万个大关，曾经有很大帮助的 CAD 工具开始涌现故障。
英特尔已经在内部开拓了 CAD 工具，相信自己的工具会与其工艺和设计技能更紧密地结合在一起，因此效率更高。
但 N10 代表了英特尔迄今为止最大的微处理器 80386 的巨大进步，而且 CAD 系统从未运用于任何靠近新芯片大小的项目。
事实上，由于 i860 的并行性导致了大量可能的组合（已经测试了数千万；总数是这个数的很多倍），它的繁芜性是惊人的。

纵然在大型主机上运行，电路仿照也陷入了困境。
工程师们会安排一个在周末运行，周一进来时创造它不完全。
等待韶光太长，因此他们利用 CAD 工具来变动仿照程序。
一种通过布局来定位短路的工具运行了几天，然后就放弃了。
“我们必须进入并变动该程序的算法，”Willoner 说。

该团队最初操持绘制全体芯片布局以赞助调试，但创造全天候运行绘图仪须要一个多星期的韶光。
他们放弃了，转而在事情站上检讨芯片的各个区域。

但是现在运行所有这些工具的大型机开始犹豫了。
工程师们开始将他们的闹钟设置为在夜间响起几次，并通过他们家中的终端登录系统，以重新启动任何已经崩溃的打算机运行。

在将芯片设计移交给制造以进行第一次硅运行（ first silicon run：称为流片的转移）之前，打算机会实行全芯片验证，将事理图与布局进行比较。
为此，它须要一个网表，即事理图的中间版本，采取字母数字形式。
网表常日仅在流片前几天创建，此时设计是终极的。
但知道 486 团队紧随其后，并且很快就会哀求——并且作为优先项目，吸收——制造部门的资源，N10 团队提前两个月进行了全芯片验证试运行，但设计不完全。

网表软件完备失落效；事理图太大了。
“在靠近流片的时候，我们溘然创造我们无法在网上列出这个东西，”Albers 说。
“三天之内，我们的一位工程师想出了一个办理方法，但这让我们有一段韶光感到害怕。
”

8 月中旬之后，当芯片被移交给产品工程部门准备制造时，设计团队所能做的便是等待、担心并调度他们的测试程序，并希望第一次芯片运行能够证明足够的功能。
六周后，当第一批晶圆到达时，它们已经足够完全，可以进行测试，但还不敷以进行封装。
常日，设计和产品工程团队会等到晶滑腻调皮过生产过程后再进行测试，但这次不会。

设计工程师 Rajeev Bharadhwaj 星期一飞到俄勒冈州去取第一批热下线的晶圆。
到晚上 9 点 30 分，他回到了圣克拉拉，全体设计团队以及产品工程师和营销职员都在等待第一个测试序列的运行——频率不超过 10 MHz，远低于 33 MHz 的目标。
这看起来像是一场灾害，但在工程师们花了 20 分钟紧张地遍历芯片中的关键路径以探求瓶颈之后，人们把稳到电源引脚没有连接——芯片仅从时钟旗子暗记中汲取能量及其 I/O 系统。
一旦连接了电源引脚，芯片就可以轻松地以 40 MHz 运行。

到凌晨 3 点，已经通过芯片运行了大约 8000 个测试向量——产品工程师花了六个月的韶光创建的向量。
这足以让团队自傲地说：“它有效！
”

选择i860 名称是为了表明新芯片确实与 80486 有轻微的关系——由于这些芯片以相同的字节顺序布局它们的数据并具有兼容的内存管理系统，它们可以在一个别系中协同事情并交流数据。

英特尔估量，到当年第四季度，该芯片能够实现批量供货（33 MHz 版本为 750 美元，40 MHz 版本为 1037 美元），并且已经向客户交付了样品。
（386 的外围芯片可以与 i860 一起利用，并且已经上市。
）由于 i860 具有与 386 相同的数据存储构造，以是 386 的操作系统可以很随意马虎地适应新产品。

英特尔宣告与AT&T Co.（Unix Software Operation，新泽西州莫里斯敦）、Olivetti 研究中央（加利福尼亚州门洛帕克）、Prime Computer（Commercial Systems Group，Natick，马萨诸塞州）和 Convergent Technologies（加利福尼亚州圣何塞，Unisys Corp. 的一个部门）。
Tektronix NC和Kontron Elektronik GmbH一起为该芯片制造调试器（逻辑剖析仪）。

对付软件开拓职员，英特尔开拓了基本工具包（汇编器、仿照器、调试器等）以及 Fortran 和 C 编译器。
此外，英特尔还拥有一个 Fortran 矢量化器，该工具可以自动将标准 Fortran 代码重组为矢量进程，该技能采取以前仅适用于超级打算机的技能。

IBM 操持将 i860 用作 PS/2 系列个人打算机的加速器，从而将它们提升到靠近超级打算机的性能。
控创、SPEA Software AG 和 Number Nine Computer Corp. 将在个人电脑显卡中利用 i860。
微软公司已认可该架构，但尚未公布产品。

小型机供应商对该芯片感到愉快，由于整数性能远高于项目开始时的预期。

“我们本日在微处理器上拥有 Dhrystone 记录”——40 MHz 时为 85,000，”Kohn 说。
（Dhrystone 是代表均匀整数程序的综合基准，用于丈量微处理器或打算机系统的整数性能。
） Olivetti 是一家将在小型打算机中利用 N10 的公司，PCS Computer Systems Inc. 也是如此。

Megatek Corp. 是第一家宣告操持在市场上制造基于 i860 的事情站的公司，该芯片将与其他 RISC 微处理器竞争，例如 Sun 的 SPARC、摩托罗拉的 88000、Integraph Corp. 的 Clipper 和 MIPS

英特尔认为其芯片已经超越了当时的 32 位微处理器。
该公司的工程师认为 i860 有另一个上风：浮点芯片、图形芯片和缓存必须添加到其他微处理器才能构建完全的系统，而 i860 是完备集成的，因此肃清了通信开销。
然而，一些批评者认为这是一个缺陷，由于它限定了系统设计职员的选择。
这一特性能否超越其他芯片在市场上的领先地位还有待不雅观察。

i860 团队希望其他微处理器制造商能够效仿他们自己的 64 位产品，除了集成到单个芯片上的 RISC 整数处理之外，还具有其他功能。
然而，作为新一代 RISC 的领导者，英特尔希望 i860 能够为事情站设定标准，就像 8086 为个人打算机所做的那样。

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