然而，提及“3纳米”，这一术语在业界究竟意指何物？是晶体管的精确尺寸、栅极的眇小宽度，还是金属半节距的度量？实际上，这些传统理解在此处均不完备适用。3纳米更多地被视为一种行业内部通用的术语标签，用以标识技能的前辈程度。
追溯历史，直至130纳米工艺之前，芯片工艺命名直接对应于晶体管的栅极长度，这一长度也等同于金属半节距，是评估工艺水平的关键指标。但随着技能的跃进，晶圆制造商开始追求更短的栅极长度以推动工艺升级。
自130纳米至2007年的28纳米时期，栅极长度的实际缩短超越了工艺命名的数值，两者之间的直接联系逐渐淡化。例如，100纳米工艺下的晶体管栅极长度已缩减至约70纳米，预示着命名规则的转变。
进入28纳米及以下技能节点后，进一步缩减栅极长度的难度激增，导致这一尺寸与工艺命名的直接对应关系险些消逝。自此，XX纳米不再直接映射至详细的物理尺寸如栅极长度、金属半节距等，而成为各晶圆厂根据自身技能进展自定义的标签。即便是同为10纳米级别的工艺，台积电、三星与英特尔之间也存在显著差异，晶体管密度亦然，这在一定程度上造成了行业内的命名混乱。
只管如此，通过参考历史数据中的栅极长度或金属半节距，我们仍能间接评估工艺的实际进展。以台积电为例，其7纳米工艺的金属半节距约为27纳米，而3纳米工艺则进一步缩小至约22.5纳米范围。
近期，ASML在公开其EUV光刻技能路线图时，供应了关于各大晶圆厂工艺与金属半节距之间对应关系的明确数据，这些数据基于更为严谨的标准，真实反响了芯片工艺的实际效能。根据ASML的揭示，3纳米工艺对应约23纳米的金属半节距，而2纳米、1.4纳米及1纳米工艺则分别对应更小的金属半节距值，直至0.2纳米工艺，其金属半间距缩小至16至12纳米之间。
这一系列数听说清楚明了为何采取13.5纳米波长光芒的EUV光刻机能够胜任制造2纳米乃至更风雅芯片的任务——关键在于这些“纳米”数字实际上指代的是金属半节距，只要光刻波长小于该尺寸，便能实现高精度刻蚀。
只管芯片工艺命名的模糊性已成为行业共识，但这一标准由市场领导者所塑造，并被业界广泛接管。因此，当3纳米工艺成为业界公认的标杆时，我们唯有顺应这一既定规则。
