4412时钟设备简要分析_时钟_存放器

文章目录 [+]

phase locked loops：锁相环（PLL）

这篇文章我们只涉及如何初始化APLL以及得到相应的ARMCLK时钟，对付其它部分我们放到下一次再进行先容。

4412时钟设备简要分析_时钟_存放器科学

在芯片手册里，“时钟管理单元 (Clock Management Unit)“的简称为 CMU 。
CMU_ XXX 表示“XXX 模块内的 CMU ”，比如CMU_CPU等。

对付PC来说， CPU 、内存、主板、声卡、显卡等，这些功能部件由不同的芯片组成，在实体上是相互独立的。
在嵌入式系统里，一块芯片内每每集成了多种功能比如Exynos 4412 上面既有CPU，还有音频 /视频接口、 LCD 接口、 GPS 等模块这类芯片被称为 SoC，即 System on Chip，译为芯片级系统或片上系统。

Exynos4412时钟体系

不同的模块每每事情在不同的频率下，一个芯片上采取单时钟设计基本是不可能实现的，在 SoC设计中采纳多时钟域设计。
4412的时钟域有5个，如下图所示：

这 5个时钟域名如下 (下文中的 BLK 表示 block ，模块 )：

①CPU_BLK ：

内含 Cortex-A9 MPCore处理器、 L2 cache 掌握器、CoreSight (调试用 )。
CMU_CPU用于给这些部件产生时钟。

② DMC_BLK ：

内含 DRAM 内存掌握器 (DMC)、安装子系统 (Security sub system )、通用中断掌握器 (Generic Interrupt Controller，GIC) 。
CMU_DMC 用于给这些部件产生时钟。

③ LEFTBUS_BLK 和 RIGHTBUS_BLK：

它们是全局的数据总线，用于在 DRAM 和和其他子模块之间传输数据。

④ 其他BLK ：在上图中，用画笔圈起来的模块。

CMU_TOP用于给这些模块产生时钟。

4412有3个初始时钟源：

① XRTCXTI引脚：接 32KHz（32.768KHz）的晶振，用于实时钟 (RTC) 。

② XXTI引脚：接12M ～50 MHz的晶振，用于向系统供应时钟，也可以不接。

③ XUSBXTI引脚：接24MHz的晶振，该时钟源供应给USB PHY和PLL（APLL、MPLL、VPLL、EPLL）。

为什么选择给XUSBXTI引脚接外部晶振？晶振为什么选择24MHz？

由于一样平常USB IP核须要直策应用高精度时钟，以是在XUSBXTI引脚上接24M晶振，XXTI引脚就不须要接了。
手册上说由于iROM代码是根据24M晶振频率设计的。

We recommend using a 24 MHz crystal as the iROM design is based on the 24 MHz input clock.

从事理图上可知， 4412开拓板外接24MHz的晶振；但是4412的CPU频率可达1.4GHz。
可以想象，一定有硬件部件把24MHZ的频率提升为1.4GHZ，这个部件被称为PLL（锁相环）。
4412内部其他部件也要事情于一定频率，比 UART 、DDR等，也该当有PLL把24MHZ的频率提高后供给它们。

PLL

4412有4个PLL，分别为APLL、MPLL、EPLL和VPLL；2个PHY：（USB PHY和HDMI PHY（PHY：物理层，一样平常指与外部旗子暗记接口的芯片））。
芯片手册5.3章节

① APLL：用于 CPU_BLK （可产生高达1.4GHz的频率）；作为 MPLL 的补充，它也可以给 DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP 供应时钟。

② MPLL：（可产生高达1GHz的频率）用于DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP。

③ EPLL ：紧张给音频模块供应时钟，192MHz

④ VPLL ：紧张给视频系统供应54MHz时钟，给 G3D(3D图形加速器 )供应时钟，或者是1.1V下的440MHz。

⑤ USB PHY ：给 USB 子系统供应 30MHz 和 48MHz 时钟。

⑥ HDMI PHY ：产生 54MHz 时钟。

4412时钟流程

以上图为例，里面涉及3个观点：

① MUX：多路复用，即从多个输入源中选择一个

② PLL：把低频率的输入时钟提高后输出

③ p：分频器，把高频率的输入时钟降频后输出

左边深色的：无抖动多路选择器，无抖动意味着在多路选择切换的瞬间，下贱时钟就可以稳定下来。
须要把稳是在切换时要担保上游时钟已经存在并稳定，不然下贱时钟状态不愿定。

右边浅色的：有抖动多路选择器，意味着多路选择切换后，要经历一段韶光的不稳定韶光，但是有稳定后有相应寄存器标志位标示下贱时钟已经稳定，这类指示寄存器器一样平常以CLK_MUX_STAT开头。

由APLL的时钟流程图可知，它的时钟来源可以是 XXTI引脚上接的晶振，也可以是 XUSBXTI 引脚上接的晶振，通过上图左边的MUX来选择，这个MUX的输出被称为FINPLL。

通过设置APLL的寄存器 (根据公式选择参数值 )，可以把FINPLL提高为某个频率输出，假设为1.4GHz ，在图上它被命名为FOUTAPLL。

连续往右看图，里面有多个p ，可以设置对应的寄存器把频率降下来。
CPU可以事情于1.4GHz，但是其他模块不能事情于这么高的频率以是要把频率降下来。

如何设置PLL

设置 PLL 的流程如下：的流程如下：

（1）设置系统PLL锁定时间

（2）配置PLL

（3）配置各模块分频系数

（4）切换到PLL时钟

① 设置PLL的 P、M、S值，这是根据期望得到的频率用公式打算出来

② 设置PLL的其他掌握参数

③ 使能PLL

④ PLL会等待一段韶光使时钟稳定

⑤ 设置MUX ，选择PLL所输出的时钟

大略地说便是：先设置，再启动，后利用。

第 5点意味着：如果当前正利用该PLL，那么先设置 MUX 改用其他时钟源或禁止利用此 PLL，设置完PLL后再设置MUX改回原来所利用的PLL时钟。

PLL寄存器

4412时钟掌握器地址分布表

以APLL举例解释。

APLL的地址即是上表中的CMU_CPU，即0x1004_4000 - 0x1004_8000（干系描述见芯片说手册5.9.1.131 APLL_LOCK之后的解释）。

大略的说，比如复位后，CPU默认事情频率在400Hz，现在须要升到1000Hz事情，那么从400-->1000Hz须要一个过程，假设为韶光t1，在t1这段韶光内，CPU的频率是变革的，那么CPU的状态便是不稳定的，此时，就须要把频率锁定，设置锁定时间，直到CPU稳定的输出频率。

解释：设置APLL的参数并使能它后， APLL 并不能急速输出稳定的时钟，它须要经历一个锁定的韶光 (lock time) 。
APLL的最大锁定时间是： (270 x Pp) 个周期。
以是 APLL_LOCK 设置为 (270 x Pp) 就可以了。
（Pp即为PMS中的P值）

APLL_CON0寄存器

把稳（Sp默认值该当为0x0而不是0x1）：

APLL_CON0的reset value能够在24MHz的输入时钟频率下产生一个800MHz的时钟。

Fout = 24 200 / (6 2^0) = 800MHz

FOUT = SRCCLK M/(P 2^S)

根据 M、P、S的值，可以算出APLL的输出时钟(芯片手册的公式中2Sp该当是2的指数)：

FOUT = Mp x FIN / (Pp x 2 ^ Sp)

FOUT范围21.9MHz~1400MHz。

M、P、S的值应从下表中选取

Fout = 24 175 / (3 1) = 1400

APLL_CON1( 地址 : 0x10044104)（这里只列出了有用的位）

该寄存器用于设置 BYPASS 模式，即APLL是直接输出FIN时钟，还是提升频率后再输出时钟；也用于设置AFC(自动频率掌握 )功能，暂时无需理会。
该寄存器取默认值即可。

CLK_SRC_CPU (地址 : 0x10044200)

参考上面的APLL时钟流程图：

① BIT[0] 掌握第1个MUX (即 MUXAPLL) ，用于选择是使FIN还是 APLL 的输出时钟，这个输出被称为 MOUTAPLL。

② BIT[16]掌握第2个 MUX( 即 MUXCORE) ，用于选择 MOUTAPLL 还是 SCLKMPLL 。
个中 SCLKMPLL 由下面的 MUXMPLL 掌握。

③ BIT[24]掌握第3个MUX( 即 MUXMPLL) ，用于选择 FINPLL 还是 FOUTMPLL ，这个输出被称为SCLKMPLL 。
个中， FOUTMPLL来自MPLL 的输出。

④ BIT[20]掌握第4个 MUX( 即 MUXHPM) ，用于选择 MOUTAPLL还是 SCLKMPLL 。

CLK_MUX_STAT_CPU (地址 : 0x10044400) ：

该寄存器全部为只读寄存器，用于读取 CLK_SRC_CPU寄存器里所设置的MUX 状态。

CLK_p_CPU0 (地址 : 0x10044500)，CLK_p_CPU1( 地址 : 0x10044504)

参考上面的APLL时钟流程图，以 CPU 的事情频率 ARMCLK 为例，根据上图打算ARMCLK的频率：

ARMCLK = MUXCORE的输出 / pCORE / pCORE2

= MOUTCORE / (CORE_RATIO + 1) / pCORE2

= MOUTCORE / (CORE_RATIO + 1) / (CORE2_RATIO + 1)

MOUTCORE表示MUXCORE的输出，在MUXAPLL为1、MUXCORE为0时，它即是“Mp x FIN / (Pp x 2 ^ Sp)，即APLL的输出FOUT”

这里须要确认的是如何确定MOUTCORE的详细值，根据CLK_SRC_CPU中的BIT[0]以及BIT[16]确定MUXAPLL即MUXCORE的值。

CLK_p_STAT_CPU0 (地址 : 0x10044600)，CLK_p_STAT_CPU1( 地址 : 0x1004 604)

用于判断设置分频参数后，分频器输出是否已经稳定。

在裸机程序中打印干系寄存器的值，剖析一下当前CPU的时钟。

剖析一下该值：

首先APLL_CON0寄存器

Sp=0x0, Mp=0x3, Pp=0x7d=125---> Fout = 24 125/ (3 1) = 1000MHz--->APLL

APLL_CON1寄存器：BIT[22]=0，BYPASS=0。

CLK_SRC_CPU：0001 0000 0000 0000 0000 0000 0001

MUX_APLL_SEL= 1 ->MOUTAPLLFOUT

MUX_CORE_SEL= 0 ->MOUTAPLL(这两个决定了当前利用的便是FOUT的时钟)

CLK_p_CPU0寄存器：BIT[30:28]=0 BIT[2:0]=0

ARM_CLK=MOUTCORE / (CORE_RATIO + 1) / (CORE2_RATIO + 1)

= FOUT/1/1= FOUT=1000MHz

为什么当前的ARM_CLK是1000MHz？而不是1400MHz？

VDD_ARM 电压是多少？

通过电路事理图可知VDD_ARM的电压为1.1V。

经由APLL倍频后的时钟路径

24MHz时钟路径

通过配置APLL寄存器，将当前接入的24MHz时钟倍频至固定频率，并通过配置复用器以及分频器，输出相应的CPU时钟ARMCLK。

这里我们略微剖析一下配置时钟的过程。

图利用APLL倍频后的时钟图

配置APLL

APLL使一个PLL（锁相环），在4412中这样的PLL一共有4个，其他的名为MPLL，EPLL，VPLL，它们紧张的功能便是将一个低频率的输入时钟成倍提高，例如通过配置APLL后，可以将24MHz的时钟提升至（200-1400）MHz，然后经由对应的多路复用器（MUX，从多个输入源中选择一个）后，再由干系的分频器（p，把高频率的时钟降频后输出）分频完成后得到相应的ARMCLK。

APLL倍频的干系公式：

FOUT = FIN M/(P 2^S)

FOUT指经由APLL倍频后的输出值，在上图中叫FOUTAPLL，FIN指的是外部输入时钟，图中的FINPLL为24MHz，P、M、S的值为倍频值，可以通过寄存器（APLL_CON0）进行配置，这里的值最好取芯片手册中固定的那些，如下图。

例如我们要输出一个1000MHz的时钟，相应的打算公式为：

FOUT = 24MHz 125/(3 2^0) = 1000MHz。
//其他的时钟则按照同样的办法进行打算

图配置APLL后

配置MUX多路复用器

这里须要配置MUXAPLL以及MUXCORE两个，这个由CLK_SRC_CPU寄存器进行配置，对付MUXAPLL为1选择输入源为FOUTAPLL，对付MUXCORE为0选择MOUTAPLL。

图配置两个MUX后

配置p分频器

这里须要配置pCORE以及pCORE2两个分频器，这个由CLK_p_CPU0寄存器进行配置，将CORE_RATIO以及CORE2_RATIO均配置为0，这样就可以得到1000MHz的ARMCLK。

相应的分频器的打算公式：