大年夜学团队宣告拥有三级流水线的RISC-V芯片并开源了_半导体_不雅观

最近，来自拉合尔工程技能大学 (UET) 电气工程系的研究职员公开拓布并展示了他们最新的 RISC-V SoC ，该 SoC集成了 3 级流水线 RISC-V 处理器和各种内存映射外设。
这款名为 UETRV_ESoC 的 SoC 包含一个 RISC-V 32 位处理器、一个 Wishbone 总线和各种多路复用器，用于在片外 FLASH 和启动之间切换。
SoC 上的外设包括 SPI、UART 和三个供应 PWM 输出和编码器输入的电机掌握模块。
所有外设都已进行内存映射，并且内部勾引加载程序已预先初始化以自动加载外部程序，而无需用户编写勾引加载程序。
SoC 的设计已在 GitHub ( https://github.com/ee-uet/UETRV_ESoC ) 上发布，个中包含在 FPGA 上实现 RISC-V 所需的所有文件。
可以利用 Texas Instruments TivaC 嵌入式板对闪存进行编程。

据先容，UETRV_ESoC 是基于 RISC-V 的嵌入式类 SoC，集成了 3 级流水线内核和多个用于嵌入式运用的外设。
目前，该内核基于用户级 ISA 2.0 版和特权架构 1.11 版实现仅支持机器模式的 RV32I ISA。
核心没有任何构造危害，而数据危害通过转发和停顿来办理。
以下是当前履行的状态：

添加了机器级中断，包括对向量中断的支持。

利用特权架构版本 1.11 供应的 MIP 和 MIE CSR 的第 16 位及更高位支持外部中断。

数据危害通过转发来办理，而加载利用危害会导致一个循环停顿。

内存和外围设备通过Wishbone 互连集成。

SoC 具有片上预初始化的勾引存储器，带有一个大略的勾引加载程序。

系统利用 SPI 接口从外部闪存启动。

三个电机掌握模块，能够通过编码器反馈掌握直流伺服电机，已集成用于折衷多轴运动掌握。

“在 IC 设计师、设计验证专家和晶圆厂严重短缺的时期，我们必须捉住机会在这一主要的工程技能领域培养毕业生并重新培训毕业的工程师”——UET 副校长 Syed Mansoor 博士萨尔瓦。

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