这次我们给大家说说芯片测试干系。
1 测试在芯片家当代价链上的位置
如下面这个图表，一颗芯片终极做到终端产品上，一样平常须要经由芯片设计、晶圆制造、晶圆测试、封装、成品测试、板级封装等这些环节。
在全体代价链中，芯片公司须要主导的环节紧张是芯片设计和测试，别的的环节都可以由相应的partner来主导或者完成。
图（1）
2 测试如何表示在设计的过程中
下图表示的是设计公司在进行一个新的项目的时候的一样平常流程，从市场需求出发，到产品tape out进行制造，包含了系统设计、逻辑设计、电路设计、物理设计，到末了开始投入制造。
最下面一栏标注了各个设计环节中对付测试的干系考虑，从测试架构、测试逻辑设计、测试模式产生、到各种噪声/延迟/失落效模式综合、进而产生测试pattern，末了在制造完成后进行测试，对测试数据进行剖析，从而剖析失落效模式，验证研发。
以是，测试本身便是设计，这个是须要在最初就设计好了的，对付设计公司来说，测试至关主要，不亚于电路设计本身。
图（2）
设计公司紧张目标是根据市场需求来进行芯片研发，在全体设计过程中，须要一贯考虑测试干系的问题，紧张有下面几个缘故原由：
1） 随着芯片的繁芜度原来越高，芯片内部的模块越来越多，制造工艺也是越来越前辈，对应的失落效模式越来越多，而如何能完全有效地测试全体芯片，在设计过程中须要被考虑的比重越来越多。
2） 设计、制造、乃至测试本身，都会带来一定的失落效，如何担保设计处理的芯片达到设计目标，如何担保制造出来的芯片达到哀求的良率，如何确保测试本身的质量和有效，从而供应给客户符合产品规范的、质量合格的产品，这些都哀求必须在设计开始的第一韶光就要考虑测试方案。
3） 本钱的考量。越早创造失落效，越能减少无谓的摧残浪费蹂躏；设计和制造的冗余度越高，越能供应终极产品的良率；同时，如果能得到更多的故意义的测试数据，也能反过来供应给设计和制造端有用的信息，从而使得后者有效地剖析失落效模式，改进设计和制造良率。
3 测试的各种
对付芯片来说，有两种类型的测试，抽样测试和生产全测。
抽样测试，比如设计过程中的验证测试，芯片可靠性测试，芯片特性测试等等，这些都是抽测，紧张目的是为了验证芯片是否符合设计目标，比如验证测试便是从功能方面来验证是否符合设计目标，可靠性测试是确认终极芯片的寿命以及是否对环境有一定的鲁棒性，而特性测试测试验证设计的冗余度。
这里我们紧张想跟大家分享一下生产全测的测试，这种是须要100%全测的，这种测试便是把毛病挑出来，分离坏品和好品的过程。这种测试在芯片的代价链中按照不同阶段又分成晶圆测试和终极测试（FT，也叫封装测试或者成品测试），便是上面图（1）中的赤色部分。
测试干系的各种名词：
ATE-----------Automatic Test Equipment,自动化测试设备，是一个高性能打算机掌握的设备的凑集，可以实现自动化的测试。Tester---------测试机，是由电子系统组成，这些系统产生旗子暗记，建立适当的测试模式，精确地按顺序设置，然后利用它们来驱动芯片本身，并抓取芯片的输出反馈，或者进行记录，或者和测试机中预期的反馈进行比较，从而判断好品和坏品。Test Program---测试程序，测试机通过实行一组称为测试程序的指令来掌握测试硬件DUT-----------Device Under Test,等待测试的器件，我们统称已经放在测试系统中，等待测试的器件为DUT。
晶圆、单颗die和封装的芯片----如下面图（3）所示
图（3）
Wafer便是晶圆，这个由Fab进行生产，上面规则地放着芯片（die），根据die的具体面积，一张晶圆上可以放数百数千乃至数万颗芯片（die）。
Package Device便是封装好的芯片，根据终极运用的需求，有很多种形式，这个部分由芯片家当代价链中的封装工厂进行完成。
测试系统的基本事情机制：
图（4）
对测试机进行编写程序，从而使得测试机产生任何类型的旗子暗记，多个旗子暗记一起组成测试模式或测试向量，在韶光轴的某一点上向DUT施加一个测试向量，将DUT产生的输出反馈输入测试机的仪器中丈量其参数，把丈量结果与存储在测试机中的“编程值”进行比较，如果丈量结果在可接管公差范围内匹配测试机中的“编程值”，那么这颗DUT就会被认为是好品，反之则是坏品，按照其失落效的种类进行记录。
晶圆测试(wafer test,或者CP-chip probering)：
便是在图（3）中的晶圆上直接进行测试，下面图中便是一个完全的晶圆测试自动化系统。
Prober--- 与Tester分离的一种机器设备，紧张的浸染是承载wafer，并且让wafer内的一颗die的每个bond pads都能连接到probe card的探针上，并且在测试后，移开之前的打仗，同时移动wafer，换其余的die再一次连接到probe card的探针上，并记录每颗die的测试结果。
图（４）
Probe Card---乃是Tester与wafer上的DUT之间个中一个连接介面，目的在连接Tester Channel 与待测DUT。大部分为钨铜或铍铜，也有钯等其他材质；材质的选择须要高强度、导电性及不易氧化等特性，样子如下面图（5）所示。
图（5）
当 probe card 的探针精确打仗wafer内一顆 die的每个bond pads后, 送出start旗子暗记通过Interface给tester开始测试, tester完成测试送回分类讯号 ( End of test) 给Prober, 量产時必須 tester 与 prober 做连接(docking) 才能测试。
终极测试(FT,或者封装测试)：
便是在图（3）中的Package Device上进行测试.下图便是一个完全的FT的测试系统。比拟wafer test，个中硬件部分，prober换成了handler，其浸染是一样的，handler的紧张浸染是机器手臂，抓取DUT，放在测试区域，由tester对其进行测试，然后handler再根据tester的测试结果，抓取DUT放到相应的区域，比如好品区，比如坏品1类区，坏品2类区等。
图（6）
而probe card则换成了load board,其浸染是类似的，但是须要把稳的是load board上须要加上一个器件—Socket,这个是放置package device用的，每个不同的package种类都须要不同的socket，如下面图（7）所示，load board上的四个白色的器件便是socket。
图（7）
Handler 必须与 tester 相结合(此动作叫 mount 机)及接上interface才能测试, 动作为handler的手臂将DUT放入socket，然后 contact pusher下压, 使 DUT的脚精确与 socket 打仗后, 送出start 讯号, 透过 interface 给 tester, 测试完后, tester 送回 binning 及EOT 讯号; handler做分类动作。
4 如何进行一个产品的测试开拓
各种规格书：常日有三种规格书，设计规格书、测试规格书、产品规格书。
设计规格书，是一种包含新电路设计的预期功能和性能特性的定义的文档，这个须要在设计项目启动阶段就要完成，常日由市场和设计职员共同完成，终极设计出来的产品的实际功能和性能须要和设计规格书的规定进行比较，以确认本次设计项目的完成度。
测试规格书，个中包含详细的逐步测试程序、条件、方法，以充分测试电路，常日由设计职员和产品验证工程师在设计过程中完成。
产品规格书，常日便是叫做datasheet，由设计公司对外发布的，包含了各种详细的规格、电压、电流、时序等信息。
测试操持书：便是test plan,须要仔细研究产品规格书，根据产品规格书来书写测试操持书，详细的须要包含下面这些信息：
a)DUT的信息，详细的每个pad或者pin的信息，CP测试须要明确每个bond pads的坐标及类型信息，FT测试须要明确封装类型及每个pin的类型信息。
b)测试机哀求，测试机的资源需求，比如电源数量需求、程序的编写环境、各种旗子暗记资源数量、精度如何这些，还须要理解对应的测试工厂中这种测试机的数量及产能，测试机用度这些。
c)各种硬件信息，比如CP中的probe card, FT中的load board的设计哀求，跟测试机的各种旗子暗记资源的接口。
d)芯片参数测试规范，详细的测试参数，每个测试项的测试条件及参数规格，这个紧张根据datasheet中的规范来确认。类型与下面图（8）这样
图（8）
e)测试项目开拓操持，规定了详细的细节以及预期完成日期，做到全体项目的可掌握性和效率。
测试项目流程：桃芯科技目前量产的是BLE的SOC产品，里面包含了eflash、AD/DA、 LDO/BUCK、RF等很多模块，为了供应给客户高品质的产品，我们针对每个模块都有详细的测试，下面图（9）是我们的大概的项目测试流程：
图（9）
Open/Short Test: 检讨芯片引脚中是否有开路或短路。
DC TEST: 验证器件直流电流和电压参数
Eflash TEST: 测试内嵌flash的功能及性能，包含读写擦除动作及功耗和速率等各种参数。
Function TEST: 测试芯片的逻辑功能。
AC Test: 验证互换规格，包括互换输出旗子暗记的质量和旗子暗记时序参数。
Mixed Signal Test: 验证DUT数模稠浊电路的功能及性能参数。
RF Test: 测试芯片里面RF模块的功能及性能参数。
上面我们给大家先容了芯片的测试目的，事理，以及方法和流程，接下来我们将比较详细的给大家先容芯片的缺点类型，对应的测试策略，以及跟芯片整体质量干系的一些详细测试方法。
1 半导体芯片的defects、Faults
芯片在制造过程中，会涌现很多种不同类型的defects,比如栅氧层针孔、扩散工艺造成的各种桥接、各种预期外的高阻态、寄生电容电阻造成的延迟等等,如下面图（1）所示，大概展示了各种基本的defects。
图（1）
这些defects单独、或者组合一起，造成了电路的表现不符预期，这便是造成了Faults.而且各种Faults的表现也是不一样的：
永久的Faults,便是彻底的坏品，各种不同的条件下都会表现出来，易于测试创造。
间或的Faults,时有发生的不符合预期，不是总能创造，须要一定的外部条件刺激。
有时的Faults,只是有时的，在特定的外部硬件或者事情模式条件下才表现出来。
可靠性问题的Faults,这种一样平常不会表现出来，只会在一些极度条件才会表现出来，比如高低温或者偏压情形下。
为了更有效地检测出各种faults、避免摧残浪费蹂躏更多芯片的资源、节省用度，业界定义了很多种Faults Model,并供应了各种测试方法论。
Stuck At Faults
工艺制造过程中造成的硬件defects，使得某个节点Stuck At 0或者Stuck At 1, 如下面图（2）所示的一个或非门：输入节点x1发生了Stuck At 0的defect; x1和x2输入了00时候，Q1和Q2断开，Q3和Q4导通， z输出为H，精确；x1和x2输入了01时候，Q1和Q3断开，Q2和Q4导通， z输出为L，精确；x1和x2输入了10时候，此时x1被Stuck At 0了，等同于输入00，结果还是Q1和Q2断开，Q3和Q4导通，z输出为H，缺点；至此，通过输入00，01，10就创造了这个defect。这种顺序输入00，01，10，而比较z输出的结果与预期的值进行判断的方法，便是所谓的Function测试。
图（2）
那对付一个电路，须要天生多少pattern，能达到多少的测试覆盖率呢？下面图（3）就以一个与门为例，说一下生产测试向量及打算测试覆盖率的基本理念。
图（3）
如上面图示，一个与门，有三个节点a、b、c, 每个节点都有两种fault的情形(Stuck At 0或者1)，那么一共就有6种stuck-at faults情形：a0,a1,b0,b1,c0,c1.
那么如上面图中列出的，须要输入（1，0），（0，1），（1，1）可以完备测试出所有的6种可能的Stuck-at Faults的情形，测试覆盖率为：可以创造的faults/所有可能的Faults，上面的输入的测试覆盖率为100%。
Stuck Open(off)/Short(on) Faults
制造过程种造成的晶体管的defects，使得某个晶体管常开或者常闭了,如下面图（4）所示的时一个晶体管发生了Stuck Open(off)的缺点了。
图（4）
如上图，这种Stuck open可以用两组Stuck At的向量进行测试，AB输入从10变换到00，可以检测出这种Stuck Open的fault，也便是说大部分的Stuck Open/Short的faults都是可以通过Stuck At model的测试向量覆盖的。
这种通过向量（function）的办法来测试Stuck Open/short，可能须要非常多的测试图形，须要的测试韶光和本钱都很多。还有一种丈量电流的办法，也可以有效的测试一些这种Stuck open/short的faults，但是会节省很多测试韶光和测试本钱。
如下面图（5）上半部分所示，右边的那个P沟道MOS管发生了Stuck short(on)的faults，图的下半部分展示了输入AB的四种不同的情形，当AB输入为00时，看起来这个晶体管表现的正常；但是当AB输入为11时，地和电源间存在一个直接导通的电路，输出端Z的状态是非常的。
图（5）
此时VDD上的泄电比较大，也可以通过丈量VDD上面的电流来判断正误，即IDDQ的测试方法，后面会详细的先容这种方法。
桥接（Bridge Faults）
桥接毛病是由于电路中两个或多个电节点之间短路造成的，而设计中并未设计这种短接。这些短接的节点可能是某一个晶体管的，也可能是几个晶体管之间的，可能处于芯片上同一层，也可能处于不同层。下面图（6）是桥接毛病的几种图例。
图（6）
上图中，(a)是因曝光不敷导致7条金属线桥接子在一起的环境；（b）是外来颗粒的参与导致4条金属线桥接在一起的环境；（c）是因掩模划伤导致桥接的环境；（d）是1um大小的毛病造成短路的环境；（e）是金属化毛病导致2条金属线桥接的环境；（f）则是层间短路环境。上述环境中虽然导致毛病的缘故原由各有不同，但结果都是桥接。
同样的，桥接测试也可以通过电压的方法完成，即run pattern办法，也便是stuck at的模式进行检测，但是电流测试是创造电压测试无法检讨的故障的有效方法。
下面图（7）表示的是mos管的source和drain桥接了。
图（7）
上面图中，由于上面的P沟通的MOS管的source和drain桥接了，电源VDD上会有很大的泄电，用电流测试方法，可以很快创造问题。
开路故障（Open）
开路毛病是制造工艺不当造成的，物理毛病中大约40%属于开路毛病。范例的开路毛病包括线条断开、线条变细、阻性开路和渐变开路等。如下面图（8）所示：
图（8）
图中（a）和（b）是电路存在开路的环境，（c）则是造成同时开路和短路毛病的环境。
开路毛病的形式取决于毛病的位置及大小。例如，对付栅极开路（一样平常称为浮栅，floating gate）这种毛病，在毛病面积小的情形下，隧道电流仍可流动，但旗子暗记的上升和低落韶光增加；在毛病面历年夜的情形下，输入旗子暗记就在栅极形成耦合，形成的浮栅就得到偏压，此电压可能导致晶体管导通，因此开路故障是否可检测，取决于毛病的面积和位置。
开路毛病不一定都可以用Stuck At的模式检测到，如下面图（9）所示：
图（9）
上图中，红线部分表示那个mos管的drain与输出开路了，当顺序输入ab为00、01、10、11，从01变换为10的时候，输出Q保持了上面一个状态1,看起来还是正常的，这种情形下，就没有检测出来这个fault。但是如果调度一下输入的向量的顺序为00、01、11、10，就可以创造这个fault。
通过IDD的测试方法，也可以测试出一些open毛病，如下面的图（10）所示
图（10）
上面赤色表示open的毛病，当输入ABCD为1111时，输出O为0，当输出转为0001时候，在x、y和o之间涌现了充放电，会有大电流涌现。
延迟毛病（delay faults）
在一些高速芯片运用中，延迟毛病特殊主要，这种毛病有很多缘故原由，比如小面积的open导致某段线路的阻值偏大。如下面图（11）所示：
图（11）
这个path的delay已经超过了一个clock的间隙，通过stuck At的测试办法，可以检测到这个毛病。但是有的时候，延迟没有超过clock的间隙，就会造成潜在的失落效，在某些情形下，比如硬件变革、外界温度变革等，延迟超过clock的间隙，导致毛病。这种延迟毛病，可以通过AC测试的方法进行补充，比如测试上升沿的韶光、低落沿的韶光等等。
2 Pattern向量测试及IDDQ测试方法
上面给大家先容了一下各种失落效模式及测试事理。通过Pattern向量测试，加以电流测试为补充，可以有效地测试各种faults。
Pattern向量测试的方法
设计职员对某种fault模型进行仿真，给出波形向量，常日是VCD格式或者WGL格式，测试职员须要结合时序、电平和逻辑，进行编程，来对芯片输入向量，以检测输出。如下面图（12）表示的便是测试机force给芯片的一段波形。
图（12）
而芯片在接管到这段输入的波形后，运行特定的逻辑，输出波形如下面图（13），测试机须要在指定的strobe window进行比较输出的与预期的逻辑值的情形，以此来判断DUT是否逻辑功能正常。
图（13）
下面图（14）是一个AND gate的逻辑测试的例子，实际的输出会有颠簸，如图中的紫色的波形，在Edge Strobing地方（pattern的timing设定的）采样到此时的输出为High的状态，表明此AND Gate的逻辑功能是正常。
图（14）
IDDQ测试的方法：
CMOS电路具有低功耗的优点，静态条件下由透露电流引起的功耗可以忽略，仅仅在转换期间电路从电源花费较大的电流。Q代表静态(quiescent),则IDDQ表示MOS电流静态时从电源获取的电流。
IDDQ测试是源于物理毛病的测试，也是可靠性测试的一部分，其有着测试本钱低和能从根本上找出电路的问题（毛病）所在的特点。即若在电压测试天生中加入少量的IDDQ测试图形，就可以大幅度提高电压测试的覆盖率。纵然电路功能正常，IDDQ测试仍可以检测出桥接、短路、栅氧短路等物理毛病。
测试方法如下面图（15）所示
图（15）
Step1: 给VDD上最高电压，并且tester的电压源设定一个胁迫电流，防止电流过大损测试机。
Step2: run一个特定condition的pattern，去toggle只管即便多的晶体管on。等待 5~10ms。
Step3: 量测流过VDD上的电流。
Step4: run其余一个特定condition的pattern，去toggle只管即便多的晶体管off。等待5~10ms。
Step5: 量测流过VDD上的电流。
Step6: 重复上述的step2到step5的步骤大概5~10次，取读出的均匀值。跟datasheet中的规范进行比较。
各种测试的测试覆盖率的大概情形如下面图（16）所示：
图（16）
如上图所示，hardware直接量测是最直接的方法，但是这种方法可以测试的电路有限，很多内部电路无法通过这种方法完成。
而Stuck At测试和IDDQ测试的组合，可以有效的在韶光和本钱经济的情形下提高测试覆盖率。
3 其它的Hardware测试先容
连通性测试先容
连通性测试是测试芯片的管脚是否有确实连接到测试机之上，芯片的管脚之间是否有短路的一种测试，
常日情形下，这项测试会放在第一项进行，由于连通性测试可以很快创造测试机的setup问题，以及芯片管脚开短路的问题，从而在第一韶光创造bad dut，节省测试本钱。
如下图（17）所示的一个封装芯片的剖面图，造成连通性失落效紧张有这几个缘故原由：
a) 制造过程中的问题，引起某些pin脚的开短路。
b) 封装中的missing bonding wires,会造成开路。
c) 静电问题，造成某个pin被打碎从而造成开短路问题。
d) 封装过程中造成的die crack或者某个pin脚的波折。
图（17）
这个测试紧张是去测试pin的ESD保护二极管。一样平常情形下，会把open/short测试放在一个项目里同时测试，也有情形是须要分开测试这两个项目。
测试某个pin到ground/其它pin之间的连通性，如下图（18），
图（18）
Step1: 所故意外试的pin都置0v。
Step2: 在须要测试的pin上source一个-100uA的电流。
Step3: 量测这个在测试的pin上的电压
--如果tester与这个测试pin打仗很好，并且这个pin本身没有任何的开路或者短路到VDD/ground/其它的pin脚上，那么空想的测试到的电压会是-0.7v。
--如果这个在测试的pin有开路的fault，会量测到一个大的负电压。
--如果这个在测试的pin有短路到vdd/ground/其它的pin上，会量测到一个靠近0v的电压。
考虑到实际的电路的情形，一样平常limit设置为-1.5V ~-0.2V。
测试某个pin到VDD/其它pin之间的连通性，如下图（19）
图（19）
Step1: 所故意外试的pin都置0v。
Step2: 在须要测试的pin上source一个100uA的电流。
Step3: 量测这个在测试的pin上的电压。
--如果tester与这个测试pin打仗很好，并且这个pin本身没有任何的开路或者短路到VDD/ground/其它的pin脚上，那么空想的测试到的电压会是0.7v。
--如果这个在测试的pin有开路的fault，会量测到一个大的正电压。
--如果这个在测试的pin有短路到vdd/ground/其它的pin上，会量测到一个靠近0v的电压。
考虑到实际的电路的情形，一样平常limit设置为0.2V~1.5V。
DC参数测试（DC Parameters Test）
DC参数的测试，一样平常都是force电流测试电压或者force电压测试电流，紧张是测试阻抗性。一样平常各种DC参数都会在datasheet里面标明，测试的紧张目的是确保delivery的芯片的DC参数值符合规范。
IDD测试
IDD测试（或者叫做ICC测试），在CMOS电路中是测试Drain to Drain的流动电流的，在TTL电路中是测试Collector to Collector的流动电流。如下面图（20）所示：
图（20）
Gross IDD/ICC Test (power pin short test)
电源pin的短路测试，常日Open/short测试后立时进行，如果在制造过程中有issue，导致了电源到地的短路，会测试到非常大的电流，也会反过来危害到测试机本身。
测试的基本方法如下面图（21）所示
图（21）
Step1: 给VDD上最高电压，并且tester的电压源设定一个胁迫电流，防止电流过大损测试机。
Step2: 所有的输入pin置高，所有的输出pin置0. 等待5~10ms。
Step3: 量测流过VDD上的电流，正向或者反向电流过高都解释电源到地短路了。
Static IDD/ICC Test (静态功耗测试)
这个项目是测试当芯片在静态或者idle state的情形下，流过VDD的泄电，这个参数对低功耗运用处景特殊主要；这项测试也能检测出一些在制造中产生的margin defect，这些defect非常有可能会给芯片带来潜在的可靠性风险。
测试方法与下面图（22）所示
图（22）
Step1: 给VDD上最高电压，并且tester的电压源设定一个胁迫电流，防止电流过大损测试机。
Step2: 跑pre-condition pattern,把芯片设置到低功耗状态。等待5~10ms。Step3: 量测流过VDD上的电流，根据datasheet中的标识设定limit，超过limit即表示坏品。
Dynamic IDD/ICC Test (动态功耗测试)
这个项目是测试当芯片在一直地运行某种function的情形下，流过VDD的电流。这个类似于某种事情情形下的功耗，须要meet产品spec中的值，对付功耗哀求严格的运用方案，此项指标非常主要。
测试方法如下面图（23）所示：
图（23）
Step1: 给VDD上最高电压，并且tester的电压源设定一个胁迫电流，防止电流过大损测试机。
Step2: 让芯片持续不断的运行特定的pattern,等待5~10ms。
Step3: 量测流过VDD上的电流，根据datasheet中的标识设定limit，超过limit表示坏品。
Leakage测试
芯片内部晶体管不可能在空想的状态，因此或多或少会存在一定的泄电流，须要测试泄电，担保泄电是在正常的许可的范围内，而不是潜在的defect。
Input Leakage Test（IIH and IIL）
IIH是当芯片的某个input pin被设定为输入VIH时，从这个input pin到芯片的ground之间的泄电流，如下图（24）所示
图（24）
IIL是当芯片的某个input pin被设定为输入VIL时，从芯片的VDD 到这个input pin的之间的泄电流，如下图（25）所示
图（25）
Output Tristate Leakage Test（IOZL and IOZH）
Tristate表示的是输出pin是高阻状态，当这个时候，如果输出pin上有电压VDD，那么从输出pin到芯片的ground上会有泄电（IOZH）；如果输出pin接地，那么从芯片的VDD到这个输出pin上也会有泄电（IOZL），如下面图（26）所示，这些泄电必须保持在spec规定的范围内，以确保芯片的正常事情，不会有潜在的defect产生。
图（26）
Output Logic Low DC Test（VOL/IOL）
VOL表示的是当输出pin为状态low的时候的最大电压，IOL表示的是在此种状态下这个输出pin的最大的电流驱动能力，这个项目是测试当此状态下的输出pin对地的电阻大小，如下面图（27）所示。
图（27）
Output Logic High DC Test（VOH/IOH）
VOH表示的是当输出pin为状态high的时候的最小电压，IOH表示的是在此种状态下这个输出pin的最大的电流驱动能力，这个项目是测试当此状态下的芯片的VDD到这个输出pin的电阻大小，如下面图（28）所示。
图（28）
随着芯片工艺越来越前辈，晶体管密度越来越高，芯片测试的繁芜度和难度也成倍地增长。本文通过各种失落效模式及检测机理的谈论，梳理了一下基本的测试观点。后续我们会再针对稠浊旗子暗记测试、RF测试、DFT测试进行一些磋商，感激！
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