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专利择要显示，本申请涉及集成电路，公开了一种集成电路中时序瓶颈节点剖析和时序优化方法及系统，在担保时序瓶颈剖析的准确性的条件下，大大降落了时序瓶颈剖析的打算量。该方法包括：获取集成电路的时序图；从时序路径的出发点正向广度优先遍历所述时序图，打算所述时序图中每个节点的前序时序关键度；从时序路径的终点反向广度优先遍历所述时序图，打算所述时序图中每个节点的后序时序关键度；对付每个节点，打算该节点的前序时序关键度和该节点的后续时序关键度的乘积作为该节点的综合时序关键度；根据各个节点的综合时序关键度确定时序瓶颈节点。
本文源自金融界
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