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表1-1、Xilinx 7系列FPGA管脚定义
FPGA的器件管脚按照Bank进行划分，每个Bank独立供电，以使FPGA I/O适应不用电压标准，增强I/O设计的灵巧性。每个用户Bank包括50个I/O管脚或者24对差分对管脚（48个差分旗子暗记），Top和Bottom各一个单端管脚。图1给出了K325T芯片用户Bank IO事理图举例。
图1、K325T芯片用户Bank IO事理图
（图片来自网络侵删）
在图中，我们可以看到赤色圈住的两个单端旗子暗记，绿色线条圈住的_CC时钟管脚不用作时钟输入时可以作为用户I/O来利用，其余，还可以看到蓝色标记的VREF管脚，当该BANK I/O用作DDR内存接口时，须要供应伪差分所需的阈值电压，此时_VREF_管脚须要接DDR外设哀求的参考电压。其他I/O管脚剖析，可以参考表1-1管脚定义解释。
2.Xilinx7系列FPGA管脚Pinout文件下载我们在进行事理图库设计时，如何得到FPGA每个管脚定义呢？在UG475官方文档第二章7 Series FPGAs Package Files的ASCII Pinout Files子节中，按照FPGA器件家族和器件封装分类，给出了7系列所有器件Pinout定义链接地址。官网给出CSV和TXT两种格式Pinout文件，我们可以灵巧选择。
图2、FPGA Pinout下载链接
图3、Xilinx官网下载Pinout
我们打开一个.TXT形式的Pinout，如图4所示。可以看到，文件分为8列，包含所有设计事理图所需的关键信息：管脚编号、管脚名称、管脚DDR内存分组、管脚BANK编号、赞助组（VCCAUX）、超级逻辑域（SLR）、I/O管脚类型（配置、HR、HP、收发器管脚等）以及与器件Pin-to-Pin兼容干系的NC管脚信息。
图4、Pinout文件内容举例
