DDS工业数字移信赖号发生器应用设计_暗记_波形

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（广西职业技能学院打算机与电子信息工程系，广西南宁 530226）

采取DDS技能设计工业掌握现场测试旗子暗记源,基于VHDL措辞进行系统建模，对DDS进行重新参数设计，实现IP核重构，能够根据须要修正参数以实现器件的通用性；利用QuartusⅡ平台完成详细DDS芯片设计，阐述了基于VHDL编程的DDS设计的方法步骤。
经测试，该设计各项设计指标符合哀求，具有很好的实用代价。

DDS工业数字移信赖号发生器应用设计_暗记_波形智能

TN914文献标识码：ADOI： 10.19358/j.issn.16747720.2016.23.023

潘泽锴，兰国莉. DDS工业数字移相信号发生器运用设计［J］.微型机与运用，2016,35（23）：80-82.

0弁言

直接数字频率合成旗子暗记发生器(Direct Digital Synthesize,DDS)具有易产生、分辨率高、绝对偏差小等优点，在已有电子系统及设备的频率设计中，以及在工业掌握现场旗子暗记测试中得到越来越广泛的运用［1］。
在进行工业现场通信旗子暗记的传输测尝尝验中，在原有旗子暗记发生器携带未便利、输出不稳定的情形下，以DDS技能为根本设计新型旗子暗记发生器，利用VHD措辞实现对DDS功能的重新设计，可以大略地完成在不同办法下的移植，输出参数可以根据现场环境进行适当的修正［2］。
在实现过程中利用Alter公司开拓的QuartusⅡ软件，该软件不仅供应了VHDL开拓编译环境，还集成了DDS设计开拓所须要的FPGA器件，这样就可以大大降落开拓难度和缩短开拓周期［3］。

1DDS事理及系统剖析

DDS是一种全数字、高分辨精度、反应速率在毫微秒量级的频率合成技能，属于开环无反馈环节的掌握系统构造。
根据它的相位特性可知其相位是连续变革的，而且相位偏差极小，可以输出很好的频谱波形，一些在传统的频率合成困难的情形下利用DDS技能可以很好地完成［4］。

剖析直接数字频率合成事理，利用QuartusII软件，基于FPGA合营相应外围器件实现多波形旗子暗记发生器，电路构造大略、易于扩展，具有极大的灵巧性和方便性。
由图1可知，DDS波形发生器由相位累加器、波形存储器、D/A转换器和低通滤波器4个模块组成［5］。

由图1的DDS组成模块图可知DDS旗子暗记发生器的事情事理：在每次吸收到一个时钟脉冲fc时，频率掌握字K和相位累加器两者之间相位数据相互累加，累加结果送累加寄存器保存，相位累加器由N位加法器与N位累加寄存器级联组成，将得到的累加器脉冲再反馈回去与原来累加的新吸收到的下一个时钟脉冲相加，以使加法器不才一个时钟脉冲的浸染下连续与频率掌握字相加，不断对相位进行累加得到输出脉冲。
这就相称于，相位累加器在每一个脉冲到来的时候都实现脉冲累加，末了的脉冲输出便是脉冲不断累加的结果。
累加输出的频率便是合成往后DDS旗子暗记输出的频率，相位累加器输出的数据作为波形存储器ROM的相位取样地址，通过查表的办法可以得到波形旗子暗记取样，完成相位到幅值的转换［6］。

累加器通过相位累加的办法实现脉冲输出之后放于波形存储器，波形存储器的输出送到D/A转换器，D/A转换器的紧张浸染便是把输出波形的数字旗子暗记变成仿照旗子暗记，完成所须要的旗子暗记形式，但是输出的旗子暗记可能含有毛刺，可以通过低通滤波器的办法去除毛刺和其他谐波，末了输出一个合成频率为f0的旗子暗记波形［7］。
输出频率f0与时钟频率fc之间的关系知足下式：

由公式（1）可知，输出的频率f0是时钟脉冲fc与频率掌握字K合成的结果，同时还与位数N有关，通过改变K值可以改变频率的输出。
DDS旗子暗记发生器输出的最小频率可以由方程△f= f0/2N确定。
频率分辨率在fc固定时，取决于相位累加器的位数N。
只要N足够大，理论上就可以得到足够高的频率分辨精度。
其余，由采样定理，合成旗子暗记的频率不能超过时钟频率的一半，即f0≤fc/2，因此频率掌握字的最大值Kmax应知足Kmax≤2N-1。

在FPGA内部比较随意马虎产生旗子暗记天生模块，而纯挚的DDS芯片不但价格高，而且功耗大，在这方面利用FPGA技能就有很大的上风。
鉴于此，本设计采取FPGA技能产生DDS旗子暗记发生器来实现任意波形发生器的设计。

2DDS设计与实现

2.1DDS波形发生器总体设计

根据DDS的基本事理及系统剖析，可以比较详细地设计出全体波形发生器的总体方案，如图2所示。

根据设计的波形发生器的事理图，在设计中须要对重现旗子暗记波形进行周期性取样作为参考波形，DDS掌握器根据参考波形设定频率参数，和须要选择的输出波形参数存储在波形RAM单元中；根据待设波形进行幅度设定，把频率设定参数和经由幅度变换后的波形进行线性叠加后经D/A转换输出旗子暗记波形［4］。

本设计中调用LPM即参数可设置模块库来天生存储器模块。
在设计波形旗子暗记发生器的过程中，如果要利用FPGA特定的器件，那么在设计VHDL程序中亦要利用与该期间配套的宏模块功能，而这些在软件利用中可以以图形或是硬件措辞描述的形式来实现，可大大提高设计的效率和可靠性［5］。

2.2系统FPGA设计实现

利用FPGA实现双DDS 的相位累加器，通过数字方法实现频率调制，通过查表的办法，DDS利用RAM操作总线与FPGA内部CPU通信，实现各种波形［6］。
实现的基本事理如图3所示。

在实际测试中以正弦波为例，系统采取QuartusII软件进行设计，利用GW48 EDA/SOPC实验开拓平台进行调试，系统分为波形数据ROM模块、32位加法器模块、32位寄存器模块、10位加法器模块、10位寄存器模块等几部分［7］。

2.3用户掌握

系统利用实验开拓平台的键盘和LED接口实现人机交互，通过键盘设定待输出的波形、波形的频率以及波形的幅度等参数。

待输出波形部分利用了3个按键，每个按键对应一种波形，对应的发光二极管显示有效状态，并且可以多个按键同时起浸染，此时即波形的线形叠加，该功能的实现是通过使能对应的波形数据ROM的输出和幅值掌握的输出实现的［8］。

频率调节利用了一个双向计数器给DDS掌握器赋值来掌握输出旗子暗记的频率（周期输出点数），个中双向计数器有一个输入端掌握计数方向，即加还是减，另一个进行计数。
该部分设计受实验台的限定（按减少）不能直接输入数字，因此设定比较慢，而频率设定的详细数值在实验台上可利用两位数码管来显示。

设计的相位累加器对付每来一个时钟脉冲加法器就会与累加寄存器的累加相位相加，在一个时钟浸染之后，加法器的输入端又会加入新的相位数据，与上一个时钟周期的相位进行累加。
当相位累加器加满之后会溢出，实验中以相邻两次累加器溢出韶光间隔为一个周期合成DDS旗子暗记，而在每次旗子暗记合成的取数环节之前，会在累加器输出的旗子暗记加上相位移，以此来对相位进行调节［9］。

由于幅值分别对应3种不同类型的波形，因此须要对其分别设定，该部分共利用了3个按键，个中一个按键用来设定待调节幅值的波形，直策应用一加计数器，通过实验平台上的输出发光二极管来显示所选定的波形。
幅值大小的调度同频率调度，利用了双向计数器，调度的输出由乘除器进行变换后输出［10］。
设定波形幅度的数值显示在实验台的LED数码管上，每个波形幅值显示利用两位LED数码管，供给用6个。

3功能测试与结果输出

利用QuartusII任意天生一个1 024单元10 bit宽的mif文件，将个中的信息拷入到sin_rom.mif中，末了将天生的sin_rom.mif加入到LPM_ROM中去［7］。
QuartusII供应了强大、直不雅观、便捷和操作灵巧的事理图输出设计功能，本实验输出的事理图如图4。

利用FPGA设计DDS旗子暗记发生器后利用QuartusII进行时序仿真，设置好相应的仿真参数，得出的仿真波形如图5所示。

利用QuartusII自带的Signal tap逻辑剖析仪进行硬仿真测试，为了能对此旗子暗记进行硬件测试，将芯片固定的端口与输入输出旗子暗记绑定，通过软件编译好之后下载到硬件进行测试。

在测试完成之后，重新对配置芯片进行编程，终极完成旗子暗记发生器旗子暗记的输出。
图6、图7是在相同条件下不同频率的正弦波对应的逻辑剖析仪采样结果。

通过测试表明，设计的DDS数字移相信号发生用具有连续输出正弦波波形的功能，利用键盘输入具有产生周期性先行组合波形的能力，输出波形的频率范围在100 Hz～200 kHz，且频率步进间隔≤100 Hz，具有显示输出波形的类型、重复频率（周期）和幅度的功能。

4结论

采取FPGA器件，利用VHDL措辞对DDS旗子暗记发生器进行重新设计与实现，可以在不同的办法下进行移植和参数修正，旗子暗记发生器输出旗子暗记稳定，便于携带。
通过测试表明各项设计指标符合哀求，具有很好的实用代价。

参考文献

［1］丁革媛, 李振江,宋扬，等. 工业掌握系统中的安全隐患剖析［J］.微型机与运用，2015,34(1):7-9.

［2］白丽娜,周渭,赵桀，等. 一种和DDS结合的高分辨率频率计设计［J］.西安电子科技大学学报，2012，39(4):126-130.

［3］邓耀华，吴黎明，张力锴，等.基于FPGA的双DDS任意波形发生器设计与杂散噪声抑制方法［J］.仪器仪表学报，2009,30(11):2255-2261.