在上篇文章中，我们先容了将ASIC IP移植到FPGA原型平台上的必要性，并对原型设计中各种考量成分进行了总体概述，剖析开拓ASIC原型验证设计时须要考虑到的IP核干系成分，以及履历分享的八大主题的第一主题“明了需求、创造不同”。本篇文章是SmartDV数字芯片设计履历分享系列文章的第二篇，将连续分享第二到第四主题，包括FPGA原型的基本观点、常见寻衅和基本调度。
作为环球领先的验证办理方案和设计IP供应商，SmartDV的产品研发及工程运用团队具有丰富的设计和验证履历。在国产大容量FPGA芯片和IP新品不断面市的本日，SmartDV及个中国全资子公司“智权半导体”乐意与海内FPGA芯片开拓商、RISC-V IP和其他IP供应商、集成电路设计中央(ICC)互助，共同为海内数字芯片设计公司开拓基于本地FPGA的验证与设计平台等创新技能与产品。
主题1：一款原型和终极ASIC实现之间的哀求有何不同？
主题2：当利用FPGA进行原型设计时会立即想到哪些基本观点？
主题3：在将专为ASIC技能而设计的IP核移植到FPGA架构上时常日会碰着哪些困难？
主题4：为了支持基于FPGA的原型，常日须要对ASIC IP核进行哪些变动？
主题5：我们如何确保在FPGA上实现所需的性能？
主题6：在时钟方面必须加以考量的成分有哪些？
Topic 7：如果目标技能是FPGA，而不是ASIC，那么须要如何测试IP核的功能？
主题8：设计团队还该当牢记什么？
主题2：在利用FPGA进行原型设计时会用到哪些基本观点？
可重用性对IP核至关主要：这些内核该当尽可能利用通用RTL代码来描述。这是确保用于ASIC实现的电路描述，也可以在原型设计环境中利用而无需进行重大变动的唯一方法。这是非常主要的，由于原型设计的任务之一便是检讨RTL代码的精确性。
实现中的任何偏差都会带来风险，利用通过ASIC逻辑综合的RTL代码来更换特定用于FPGA实例的时候，都会产生功能性缺点。利用尽可能完备相同的代码库，就可以增加在原型设计期间已经得到验证的功能在ASIC实现中加以保留的可能性。关于不可能总是避免特定于FPGA组件实例化的缘故原由，我们将在接下来的主题4中进行更详细的谈论：为了支持基于FPGA的原型，常日须要对ASIC IP核进行哪些变动呢？
利用已经在ASIC目标架构中经由流片验证的IP核，并且之前也已经被IP供应商成功移植到FPGA组件中，就可以供应巨大的上风。这意味着不仅创建电路所需的事情量可以大大减少，而且通过利用已经在该领域被广泛利用的预先定制电路组件，在ASIC流片后检测出故障的概率也大大降落。在这种情形下，主要的是不仅可以重用纯RTL代码，而且还可以减少创建逻辑综合和布局布线（P&R）设置脚本以及其他所需约束文件的事情量，由于这些常日与IP核一起供应。所有这些都可以大大简化IP核的集成。
其他有利于原型设计的标准是：1）FPGA的选择和2）专用EDA工具的利用。原则上来说，通过选择容量尽可能大且速率快的FPGA，或利用已经商业化的预先定制的基于FPGA的原型设计开拓板，都可以大大简化原型设计的事情。
图2：Digilent Genesys 2 FPGA开拓板是一个普遍适用的原型设计平台的案例（图片©Digilent）
将IP核集成到一个繁芜的ASIC设计中，常日也带来了在FPGA上实现相同功能的期望。必须在两种用例之间做出区分：一方面，用于原型设计场景；另一方面，通过利用可重构平台来进行物理验证，可支持在早期阶段（即在可供应ASIC芯片之前）就对干系的固件和软件进行测试。
由于FPGA的可编程性，在电路验证中利用FPGA已成为既定的标准方法，即可通过迭代方法检测和肃清电路实现中的缺点。与纯仿照手段比较，FPGA支持更多的测试周期，因此它可以创造和肃清在纯仿照性验证方法中可能难以创造的缺点。其结果是，验证覆盖率得到了显著的增加。由于验证要么是实时实行的，要么因此轻微降落的时钟速率实行，乃至可以进行长期测试。
主题3：将专为ASIC技能设计的IP核移植到FPGA架构时常日会碰着哪些困难？
与人们的假设相反，IP核的利用常日不是一个纯粹的“即插即用”过程，即并不是通过利用标准化的组件，就可确保即刻可用的电路功能。如果目标架构是FPGA，则结果更是如此。相反，IP核的利用须要对各种参数进行精确的方案。非常主要的是，这里该当特殊考虑到许多IP核是专为ASIC而设计的，并且最初根本没有打算将其移植到FPGA架构上。
此外，IP核常日是为了知足各种各样的电路实现的哀求而创建的。一个用户可能须要内核的某些特性，而另一个用户可能须要不同的特性、设置或约束条件。这意味着IP核在其本身的实现期间就必须考虑所有可能的运用处景，并且必须测试所有可能的配置。
须要考虑以下准则：
在ASIC上实现的电路的运行时钟频率常日可以比FPGA的时钟频率更高。因此，在FPGA实现中该当只利用实际须要的特性。在利用IP核时，如果利用参数化来创建干系的RTL代码，并且这些代码可以很随意马虎地适应各自的需求，这将带来巨大的帮助。这也可以确保在没有重大延迟的情形下供应所需的功能。
在某些情形下，仍旧有必要降落FPGA的系统频率（例如，降落到ASIC时钟频率的二分之一或十分之一）。特殊是对付接口类IP来说，这可能是一项繁芜的事情，须要对外设以及干系的软件和固件进行额外的变动。在创建功能时，采纳预防方法以降落系统时钟速率对付IP供应商来说是很主要的。
虽然诸如PHY这样的仿照电路可以用在ASIC上，但将电路功能移植到FPGA上时，情形并非如此。在某些情形下，仿照接口可以通过利用FPGA SerDes IO（在所有当代FPGA器件上常日都有供应）或高速收发器来实现，或者通过创建一个数字“仿真PHY”来仿照，以肃清对外部PHY设备的需求。然而，为了供应与ASIC功能相同的仿照PHY接口，基于FPGA的原型须要利用这种外部硬件组件。主要的是要确保IP和PHY之间接口的通信，这样各个不同的组件之间不仅可以“交谈”，而且还可以相互“理解”。
主题4：为了支持基于FPGA的原型，常日必须对ASIC IP核进行哪些变动？
如前所述，IP核该当利用通用的RTL代码来描述。通用代码的创建意味着该当尽可能避免FPGA上诸如存储、IO处理模块、时钟缓冲区等特定组件的实例化。这在某些领域是可能的，但由于各种不同缘故原由并不总是能够实现。这样做的缘故原由有很多，这里的一个例子是利用内存的实现：
• 存储组件。ASIC版本的RTL代码可能包含从ASIC的单元库中选择的、用于实现的实例化内存组件。这样的实例并不能直接映射到FPGA中，由于FPGA逻辑综合工具不能理解ASIC库文件；因此，来自单元库的组件是未知的，导致FPGA工具流中形成黑盒。因此，不能够将这种存储组件直接映射到FPGA上供应的存储构造。专门为ASIC原型而设计的专用FPGA逻辑综合工具可以读取ASIC单元库，但此类工具本钱极高，并且必须单独购买。如果ASIC RTL包含来自某家供应商单元库的实例（例如TSMC 28），有必要通过利用FPGA上供应的存储构造来建模一个存储单元，该单元可供应与从ASIC单元库中选择的存储单元具有相同的功能。
• 参数化法。由于IP核被用于各种各样的运用中，因此希望能够用参数来进行描述。例如，能够从顶层掌握全体IP核的存储大小常日是故意义的。这使得根据用户自己的需求来调度存储单元的大小和限定FPGA资源的利用会变得随意马虎。
• 寄存器阵列。ASIC版本的RTL代码可能包含寄存器阵列，这些寄存器阵列在期望的配置中实现内存功能。这样的阵列常日不会被FPGA逻辑综合工具识别为内存，也不会映射到FPGA上可用的内存中，而是通过利用寄存器实现。但是，如果寄存器被用于实现而不是专用内存，则FPGA可实现的时钟频率可能会大大降落，由于存储器实现须要大量的寄存器。在将大内存描述为寄存器阵列的情形下，乃至可能无法将它们映射到FPGA上，由于FPGA上可用的寄存器数量根本不敷以实现。
• 所需的存储单元。ASIC所需的存储是专门为目标运用创建的。FPGA中一对一的映射将导致所用逻辑门的数量大大增加，从而导致可实现的时钟频率降落。因此，在FPGA中利用ASIC内存常日是不可取的。一个例子是在对功能安全有分外哀求的安全关键型运用中利用ASIC，这种运用须要检讨存储内容的精确性和由于外部影响而可能发生的缺点。
例如，为了能够纠正α粒子的影响和由此产生的单粒子翻转（SEU），就须要实现纠错码（ECC）电路。另一方面，在FPGA中供应的块存储器默认具有这样的电路，如果有须要就可以通过分外的逻辑综合功能属性激活该电路。实现带有额外逻辑的冗余电路险些没故意义，同时也有可能由于组件片芯占用过高而无法达到所需的时钟频率。
图3：ASIC和FPGA的存储构造不同，时钟分配也有很大差异。利用锁相环/数字锁相环（PLL/DLL）电路可以简化这一点，但是专有的PLL/DLL电路都须要从相应的库中实例化。
当前所有的FPGA都包含PLL、DLL或两者的组合。这些电路支持多项时钟操作，如时钟失落调、频率合成（例如，输入时钟频率的除法或乘法）和占空比编程。输入时钟和输出时钟可以相位对齐。虽然在ASIC中有相应的电路，但在功能上存在差异。如果须要PLL/DLL，则必须从FPGA制造商的相应库中对实在例化，并且必须确保时钟分配方案适应目标FPGA架构。
接下来：
本系列文章的目标是全面分享如何利用ASIC IP来实现完美的FPGA验证原型的履历，在上篇和本篇在讲述了如何理解ASIC IP与FPGA验证原型的差异并提前做相应方案和调度之后，还将详细先容与之干系的其余四大主题。下一篇文章将先容我们如何确保在FPGA上实现所需的性能？以及在时钟方面必须加以考量的成分有哪些？欢迎关注SmartDV全资子公司“智权半导体”微信"大众号连续阅读。
末了，SmartDV在干系先容和剖析之后，还供应实际案例：用基于FPGA的方法来验证USB 3.2 Gen2x1 Device IP
USB 3.2 Gen2x1 Device IP：实现、验证和物理验证
USB 3.2 Gen2x1 Device IP的实现寻衅
原文链接：https://www.eeworld.com.cn/am1W9i1
