为了提高晶元级封装的适用性并扩大其运用范围，人们正在研究和开拓各种新型技能同时办理家当化过程中涌现的问题，开展对晶元级封装技能的现状、运用和发展进行研究。
2 晶元级封装WLP的最初抽芽是由用于移动电话的低速I／O(low-I／O)、低速晶体管元器件制造带动起来的，如无源的片上感应器和功率传输ICs等，目前WLP正处于发展阶段，受到蓝牙、GPS(环球定位系统)元器件以及声卡等运用的推动，需求正在逐步增长。当发展到3G手机生产阶段时，估量各种各样的手机内容全新运用将成为WLP的又一个发展动力，个中包括电视调谐器(TV tuners)、调频发射器(FM transmitters)以及堆栈存储器等。随着存储器件制造商开始逐步履行WLP，将引领全体行业的模式化变迁。
目前，晶元级封装技能已广泛用于闪速存储器、EEPROM、高速DRAM、SRAM、LCD驱动器、射频器件、逻辑器件、电源／电池管理器件和仿照器件(稳压器、温度传感器、掌握器、运算放大器、功率放大器)等领域。晶元级封装紧张采取薄膜再分布技能、凸点形成两大根本技能。前者用于把沿芯片周边分布的焊接区域转换为在芯片表面上按平面阵列形式分布的凸点焊区。后者则用于在凸点焊区上制作凸点，形成焊球阵列。3 薄膜再分布WL-CSP
膜再分布WL-CSP是当今利用最普遍的工艺。由于它的本钱较低，非常适宜大批量、便携式产品板级运用可靠性标准的哀求。犹如其它的WLP一样，薄膜再分布WL-CSP的晶元仍采取常规晶元工艺制作。在晶元送交WLP供货商之前，要对晶元进行测试，以便对电路进行分类和绘出合格电路的晶元图。晶元在再分布之前，先要对器件的布局进行评估，以确认该晶元是否适宜于进行焊球再分布。一种范例的再分布工艺，终极形成的焊料凸点呈面阵列布局，该工艺中，采取BCB作为再分布的介质层，Cu作为再分布连线金属，采取溅射法淀积凸点底部金属层(UBM)，丝网印刷法淀积焊膏并回流，个中底部金属层工艺对付减少金属间化合反应和提高互连可靠性来说十分关键。
再分布工艺便是在器件表面重新支配I／O焊盘。图3示出了键合闪速存储器上再分布的环境。从图中可见，闪速存储器芯片四边上的原有焊盘转换成了凸点阵列。在此实例中，器件表面利用了两层介质层，中间夹有的一层再分布金属化层用于改变I／O的分布。在这工序之后，电镀上焊球凸点，于是芯片就变成了WLP产品。将引线键合焊盘设计再分布成焊球阵列焊盘的缺陷是：生产的WLP产品在器件设计、构造或制造本钱方面不可能是最佳。但是，一旦证明其技能上可行，那么就可对这种电路重新设计，于是就可以肃清外加再分布。这种情形已成共识。为此，特殊定义了一种双相剖断程序。下一代的变革可能是在芯片末了金属层内集成再分布层，或者是一种用以改进性能的最短旗子暗记线的新设计。重新设计可能须要补充新的软件工具。由于重新设计可肃清外加的再分布工序和干系工艺，因此，重新设计的旗子暗记、电源和接地线的构造非常低廉。聚合物用于硅片平坦化，对芯片供应必要的保护，以及用作标准的表面涂敖。对付薄膜再分布WLP来说，单层聚合物WLP方法不失落为一种本钱--效益更佳的设计。
4 晶元级微凸点的制作引线键合自50年前出身以来，一贯被认为是一种通用的、可靠的互连技能。但是，随着移动通信、因特网电子商务无线接入系统及蓝牙系统与伞球定位系统(GPS)技能的高速发展，手机已成为高密度存储器最强、最快的增长动力，它正在取代PC成为高密度存储器的技能驱动，对更低本钱、更小形状、更高速的器件性能、更长的电池寿命、更好的散热、'绿色'工艺和更高的器件可靠性的需求，使得设计职员把目光投向倒装芯片凸点互连技能，以取代传统的引线键合技能。铅锡凸点技能发展的关键技能推动力来自持续的器件尺寸紧缩。在130nm技能标准下，约有30%的逻辑芯片须要凸点技能。但是在90 nm技能标准下，这一数据跃升到60%，当发展到了65 nm器件量产制造时，金凸点技能的需求则攀升至80%以上。WLP以BGA技能为根本，是一种经由改进和提高的CSP。有人又将WLP称为晶元级芯片尺寸封装(WLP-CSP)它不仅充分表示了BGA、CSP的技能上风，而且是封装技能取得革命性打破的标志。晶元级封装技能采取批量生产工艺制造技能，可以将封装尺寸减小至IC芯片的尺寸，生产本钱大幅度低落，并且把封装与芯片的制造融为一体，将彻底改变芯片制造业与芯片封装业分离的局势。正由于晶元级封装技能有如此主要的意义，以是，它一涌现就受到极大的关注并迅速得到巨大的发展和广泛的运用。
4．1 凸点下金属化层(UBM)在倒装芯片互连办法中，UBM层是IC上金属焊盘和金凸点或焊料凸点之间的关键界面层。该层是倒装芯片封装技能的关键成分之一，并为芯片的电路和焊料凸点两方面供应高可靠性的电学和机器连接。凸点和I／O焊盘之间的UBM层须要与金属焊盘和晶圆钝化层具有足够好的粘结性；在后续工艺步骤中保护金属焊盘；在金属焊盘和凸点之间保持低打仗电阻；可以作为金属焊盘和凸点之间有效的扩散阻挡层；并且可以作为焊料凸点或者金凸点沉积的种子层。UBM层常日是在全体晶圆表面沉积多层金属来实现。用于沉积UBM层的技能包括蒸发、化学镀和溅射沉积。在高等封装中，无论从本钱还是技能角度考虑，晶圆凸点制作都非常关键。在晶圆凸点制作中,金属沉积占到全部本钱的50%以上。晶圆凸点制作中最为常风的金属沉积步骤是凸点下金属化层(UBM)的沉积和凸点本身的沉积,一样平常通过电镀工艺实现。电镀技能可以实现很窄的凸点节距并坚持高产率。并且该项技能运用范围也很广，可以制作不同尺寸、节距和几何形状的凸点，电镀技能已经越来越广泛地在晶圆凸点制作中被采取，成为最具实用代价的方案。
首先在晶圆上完成UBM层的制作。然后沉积厚胶并曝光，为电镀焊料形成模板。电镀之后，将光刻胶去除并刻蚀掉暴露出来的UBM层。末了一部工艺是再流，形成焊料球。电镀制作微凸点的详细工艺步骤为：(1)在晶元上蒸发／溅射籽晶导电层(seed conductive layer)的金属层；(2)在晶元上旋转涂覆一层光刻胶；(3)光刻电极窗口阵列图形；(4)通过光刻胶上小孔电镀金属微嵌入体；(5)去除光刻胶；(6)刻蚀已暴露的籽晶导电层。(7)在金属嵌入体上涂覆厚层光刻胶；(8)套刻出Au凸点；(9)刻蚀掉部分厚胶，使金属嵌入体的突出部分得以显现；(10)电镀Au凸点；(11)在嵌入体顶部淀积一层很薄的Au或Cu层。共面性是指晶元内所有凸点高度的同等性，它在倒装芯片键合工艺中有着严格的哀求。在倒装芯片键合中，凸点的高度变革会导致力的不屈均分布、芯片碎裂和电学开路。对付凸点共面性的范例哀求是在全体芯片的凸点的高度差不能大于5μm。
5 厚膜光刻晶圆级工艺技能，如眇小间距晶圆凸点、引线焊盘重分布和集成无源元件等为很多运用供应了方便的办理方案。目前，许多IC和MEMS的器件已经运用了这些技能。利用这些技能，可以在晶圆级实现器件封装和测试，再进行其后的切割工序。常日高等封装技能涉及5～100 μm的厚膜工艺，如厚胶旋涂、对表面有较大起伏的厚胶均匀曝光以及得到非常陡峭的厚胶侧壁。等倍式全场曝光系统是一种可以知足这种需求的设备办理方案，其产量高、自对准本钱低，在厚膜光刻领域成为投影式步进机最具竞争力的系统。晶圆级封装工艺包括金属化、光刻、电介质淀积和厚膜光刻胶旋涂、焊料淀积和回流焊接。图形化工艺常日涉及到用几层金属制作用于凸点根本的凸点下金属层(UBM)。凸点和晶圆连接的导电性要很好，钝化层和凸点下金属层须要有很好的附着性。光刻胶图形化的标准工艺流程包括洗濯、涂胶、前烘、曝光、后烘、显影和坚膜。每步工艺都须要定义一套参数，这些参数对往后的工序有所影响。光刻胶图形化完成之后，通过电镀或蒸镀方法向空穴里添补焊料或金。下一步便是去除光刻胶，在烤炉内进行回流工艺，将柱状凸点转换成球形凸点。厚光刻胶涂层将保留在芯片上作为制造金属焊点微模具的掩模。重分布涂层可以改装成凸点版图，或者作为周边焊盘和面积分布焊盘阵列的连线，这些焊盘阵列由5～100 μm厚的具有不同电学、化学、机器和热属性多晶硅膜制成。隔离再分布区域迹线须要具有高强度、高热稳定性和低绝缘系数的材料。这些材料已经研发成功，个中一类材料称为聚酰亚胺(如杜邦公司研制的PI系列)，其余一种绝缘材料是美国道化学公司(Dow chemicals)的苯丙环丁烯(Cyclotene；BCB)。PI和BCB广泛运用于倒装芯片凸点封装及其他封装工艺。利用厚膜光刻胶的焊盘、凸点和球下金属层构造的微特色模具可以知足WLP中的不同须要。只管普遍运用的金属化材料是锡铅、金和铜，但是也可运用其他几种材料来实现。用于标准化运用的材料哀求具有高分辨率图形转换和易于剥离的属性。很多实际运用须要光刻胶厚度超过100μm。为了能得到这样的厚度，制造商研制出得当的涂层材料。为了知足这些须要，制造商们研制出相应的材料和工艺设备。很多材料可以在标准的半导体工艺设备上实现'薄'光刻胶涂层(即2-10 μm)。AZP4330(安智电子材料集团)和Shipley's 955(Rohm&Haas公司／Shipley公司)光刻胶用于实现5～100μm光刻胶膜层厚度。利用多层涂层工艺可以实现25 μm膜厚的光刻胶涂层，但这将会增加生产韶光和本钱。AZ P4620和SPR 220单层可以实现25 μm厚度。对付更厚的涂层，材料和厚度的选择范围变得更小。当用单层淀积得到所需的光刻胶涂层时，在本钱上会有很多益处。因此，研制单层50 μm及以上厚度的光刻胶材料是非常必要的。例如JSR THB-611P和安智电子材料集团的AZPLP100XT等材料可以实现单层60 μm及以上厚度的光刻胶涂层。最近的研究事情紧张是利用AZ9260实现单层65 μm厚度的光刻胶涂层和利用AZ50XT实现单层100 μm厚度的光刻胶。厚膜工艺对付系统有一些分外的哀求。对准系统须能在全体胶厚范围和晶圆表面起伏的特定高度均匀的识别作为对准标记的几何图案。由于曝光源利用平行光曝光而不依赖焦点，因此可以利用靠近式光刻机结合阴影曝光事理来实现。光刻过程对付靠近式掩模对准曝光机的哀求包括：高强度、高均匀性、紫外光的波长与光刻胶的敏感波长相吻合、亚微米级的对准精度和在曝光过程中掩模和晶圆之间保持准确可控且同等的间隙。EVG公司的NanoAlign技能以最高的对准精度和分辨率以及最低的利用本钱为设计理念来凸现全场曝光技能的上风。目前，其公司的所有曝光机已经运用了此项技能。其目标包括了主动非常掌握和亚100 nm动态对准分辨率。其设备包括从标准型号改进而来的专门涂胶设备与打仗／靠近式曝光机。最新型的200 mm EVG6200 Infinity和300 mm EVG IQ Aligner曝光机拥有良好的灵巧性与友好的客户界面，可以充分知足须要厚胶工艺的φ200 mm与φ300 mm晶圆的工业生产。
6 晶元减薄芯片减薄技能，在叠层式芯片封装技能方面是至关主要的，由于它降落了封装贴装高度，并能够使芯片叠加而不增加叠层式芯片系统方面的总高度。智能卡和RFID是表示薄型晶元各项哀求的主要部分最薄的单芯片运用形式。较薄的芯片可增加热循环可靠性，且支持薄形产品。但芯片薄到什么程度取决于晶元直径和WLP工艺，其缘故原由是：薄的晶元表面随意马虎产出损伤，引起微裂纹，以及在其后的操作中造成晶元分裂。由于晶元背面研磨是晶元加工工艺的终极步骤，而晶元要减薄到什么程度却受WLP工艺限定。因此，把晶元级封装看作是晶元工艺的延伸，在设计晶元工艺时应考虑到封装工艺步骤的适用范围。硅与安装基板热膨胀系数匹配不良是封装焊料球在热循环试验及现场利用中产生疲倦失落效的主要缘故原由。其余，这种失落效也与每个元件自身的强度如何密切干系。芯片越薄，柔性也越好，焊料球抗疲倦的性能必将得到提高。因此，将晶元减薄并由此减小芯片厚度，也是改进焊料凸点可靠性的主要方法之一。在晶元级封装加工之前减薄晶元，随意马虎使晶元变形乃至破碎，这是不可取的。在晶元级封装加工完成之后进行晶元减薄是一种较好的办法，但履行起来比较困难。供晶元级封装制造用的晶元和减薄技能及设备正在开拓之中。7 晶元级封装的上风晶元级封装以BGA技能为根本，是一种经由改进和提高的CSP，充分表示了BGA、CSP的技能上风。它具有许多独特的优点：①封装加工效率高，它以晶元形式的批量生产工艺进行制造；②具有倒装芯片封装的优点，即轻、薄、短、小；③晶元级封装生产举动步伐用度低，可充分利用晶元的制造设备，无须投资另建封装生产线；④晶元级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提高设计效率，减少设计用度；⑤晶元级封装从芯片制造、封装到产品发往用户的全体过程中，中间环节大大减少，周期缩短很多，这必将导致本钱的降落；⑥晶元级封装的本钱与每个晶元上的芯片数量密切干系，晶元上的芯片数越多，晶元级封装的本钱也越低。晶元级封装是尺寸最小的低本钱封装。晶元级封装技能是真正意义上的批量生产芯片封装技能。
WLP的上风在于它是一种适用于更小型集成电路的芯片级封装(CSP)技能，由于在晶元级采取并行封装和电子测试技能，在提高产量的同时显著减少芯片面积。由于在晶元级采取并行操作进行芯片连接，因此可以大大降落每个I／O的本钱。此外，采取简化的晶元级测试程序将会进一步降落本钱。利用晶元级封装可以在晶元级实现芯片的封装与测试。
8 晶元级封装技能的发展趋势晶元级封装技能要努力降落本钱，不断提高可靠性水平，扩大在大型IC方面的运用。在焊球技能方面，将开拓无Pb焊球技能和高Pb焊球技能。随着IC晶元尺寸的不断扩大和工艺技能的进步，IC厂商将研究与开拓新一代晶元级封装技能，这一代技能既能知足φ300 mm晶元的须要，又能适应近期涌现的铜布线技能和低介电常数层间介质技能的哀求。此外，还哀求提高晶元级封装处理电流的能力和承受温度的能力。WLBI(晶元级测试和老化)技能也是须要研究的主要课题。WLBI技能是要在IC晶元上直接进行电气测试和老化，这对晶元级封装简化工艺流程和降落生产本钱都具有主要的意义。
结束语：晶元级封装技能是低本钱的批量生产芯片封装技能。晶元级封装与芯片的尺寸相同，是最小的微型表面贴装器件。由于晶元级封装的一系列优点，晶元级封装技能在当代电子装置小型化、低本钱化需求的推动下，正在发达向前发展。当前，晶元级封装技能常日适用于I／O数低的小尺寸芯片。业界还须要开拓新的技能，降落生产本钱，发展大尺寸芯片的晶元级封装和风雅节距焊球阵列晶元级封装。
当代电子装置选择封装类型时，既要知足设计哀求又要本钱最低。现有水平的晶元级封装还只是一种可供选择的封装类型。要使晶元级封装技能成为未来量大面广的产品主流制造技能，还有许多事情要做。把半导体芯片和WLP封装结合起来设计，对WLP器件的布局无疑会带来好处，并可改进器件性能。在WLP中，由于晶元上的所有器件的封装步骤都是同时进行的，成批加工可降落封装本钱。
本文摘自《电子工业专用设备》
附：Fan-in和Fan-out的差异
从技能特点上看，晶圆级封装紧张分为Fan-in和Fan-out两种。传统的WLP封装多采取Fan-in型态，运用于低接脚（Pin）数的IC。但伴随IC讯号输出接脚数目增加，对锡球间距（Ball Pitch）的哀求趋于严格，加上印刷电路板（PCB）构装对付IC封装后尺寸以及讯号输出接脚位置的调度需求，因此变革衍生出扩散型（Fan-out）与Fan-in加Fan-out等各式新型WLP封装型态，其制程乃至跳脱传统WLP封装观点。
根据Amkor中国区总裁周晓阳先容：采取Fan-in封装的芯片尺寸和产品尺寸在二维平面上是一样大的，芯片有足够的面积把所有的I/O接口都放进去。而当芯片的尺寸不敷以放下所有I/O接口的时候，就须要Fan-out，当然一样平常的Fan-out 在面积扩展的同时也加了有源和/或无源器件以形成SIP。
首先谈一下扇入型。
根据麦姆斯咨询的一份报告显示。扇入型封装技能已经成功得到运用，并稳定增长了十余年。由于其固有的、无可比拟的最小封装尺寸和低成本相结合的上风，至今仍极具吸引力。凭借这些上风，它逐渐渗透进入受尺寸驱动的手持设备和平板电脑市场，并在这些设备领域仍保持兴旺的生命力。据估计，目前有超过90%的扇入型封装技能运用在手机领域。谈及扇入型封装技能运用，如今高端智好手机内所有的封装器件中，超过30%采取了扇入型封装。因此，扇入型封装技能在手机领域还处于商业黄金期。
只管扇入型封装技能的增长步伐到目前为止还很稳定，但是环球半导体市场的转变，以及未来运用不愿定性成分的增长，将不可避免的影响扇入型封装技能的未来前景。随着智好手机出货量增长从2013年的35%低落至2016年的8%，估量到2020年这一数字将进一步低落至6%，智好手机市场引领的扇入型封装技能运用正日趋饱和。只管预期的高增长并不乐不雅观，但是智好手机仍是半导体家当发展的紧张驱动力，估量2020年智好手机的出货量将达20亿部。
目前紧张的扇入型封装器件为WiFi/BT（无线局域网、蓝牙）集成组件、收发器、PMIC（电源管理集成电路）和DC/DC转换器（约占总量的50%），以及包括MEMS和图像传感器在内的各种数字、仿照、稠浊旗子暗记器件。扇入型封装技能未来可能面临的最大寻衅，或将是系统级封装的器件功能集成。下图为系统级封装增长对扇入型封装出货量的影响，其整体复合年增长率从9%低落到了6%。本报告详细剖析了系统级封装的增长及其对扇入型封装的影响。
受系统级封装影响的扇入型封装出货量预测
而扇入型的市场，从2015年的统计显示，看出外包半导体封测霸占了紧张的市场份额，个中包括一家IDM厂商（TI，德州仪器）和一家代工厂（TSMC，台积电）。STATS ChipPAC（新科金朋）被JCET（长电科技）收购后展现出强劲的跨跃发展。而在设计端，Qualcomm（高通）和Broadcom（博通）推动了全体扇入型封装50%的市场。
扇入型封装制造市场份额
关于封装技能，过去几年市场大多关注扇出型晶圆级封装技能的发展。但是，扇入型封装走出了一条自己的发展道路和路径图，除了进一步扩展，它仍能带来其它类型的创新技能，如六面模具保护等。本报告供应了两种扇入型封装技能发展路径图的详细剖析：一种为大规模批量生产（HVM）路径图，另一种为生产就绪路径图。路径图包括I/O计数器、L/S、凸点间距、封装厚度、尺寸等等。此外，本报告还从利用IC技能节点和进一步前端扩展扇入型IC器件方面剖析了扇入型封装技能。只管扇入型封装技能的HVM生产路径的扩展速率慢于扇出型封装技能，但扇入型封装技能有能力达到大多数扇出型封装的扩展条件，具备随时可供应的生产就绪发展路径。
其次谈一下扇出型；
扇出型封装采纳拉线出来的办法，成本相对便宜；fan out WLP可以让多种不同裸晶，做成像WLP制程一样平常埋进去，即是减一层封装，假设放置多颗裸晶，即是省了多层封装，有助于降落客户本钱。此时唯一会影响IC本钱的成分则为裸晶大小。
2013年起，环球各紧张封测厂积极扩充FOWLP产能，紧张是为了知足中低价聪慧型手机市场，对付本钱的严苛哀求。FOWLP由于不须利用载板材料，因此可节省近30%封装本钱，且封装厚度也更加轻薄，有助于提升晶片商产品竞争力
麦姆斯咨询的报告显示，2016年是扇出型封装市场的迁移转变点，苹果和台积电的加入改变了该技能的运用状况，可能将使市场开始逐渐接管扇出型封装技能。扇出型封装市场将分解发展成两种类型：
- 扇出型封装“核心”市场，包括基带、电源管理及射频收发器等单芯片运用。该市场是扇出型晶圆级封装办理方案的紧张运用领域，并将保持稳定的增长趋势。
- 扇出型封装“高密度”市场，始于苹果公司APE，包括处理器、存储器等输入输出数据量更大的运用。该市场具有较大的不愿定性，须要新的集成办理方案和高性能扇出型封装办理方案。但是，该市场具有很大的市场潜力。
由于扇出型封装技能具有潜力巨大的“高密度”市场和增长稳定的“核心”市场，该领域的供应链估量将在扇出型封装能力方面投入巨资。一些厂商已经能够供应扇出型晶圆级封装，但还有许多厂商仍处于扇出型封装平台的开拓阶段，以期能够进入扇出型封装市场，扩大它们的产品组合。
除了台积电之外，STATS ChipPAC（新加坡星科金朋）将利用JCET（江苏长电科技）的支持进一步投入扇出型封装技能的开拓（2015年初，江苏长电科技以7.8亿美元收购了新加坡星科金朋）；ASE（日月光集团）则和Deca Technologies建立了深入的互助关系（2016年5月，Deca Technologies获日月光集团6000万美元投资，日月光集团则得到Deca Technologies的M系列扇出型晶圆级封装技能及工艺授权）；Amkor（安靠科技）、 SPIL（矽品科技）及Powertech（力成科技）正瞄准未来的量产而处于扇出型封装技能的开拓阶段。三星看上去彷佛有些掉队，它正在决议如何参与竞争。
扇出型技能的发展历史
而在市场容量方面，扇出型封装保持56%的复合年增长率，未来将会给封测厂商带来广阔的前景。
扇出型封装的市场营收预测（按市场类型划分）
但这个新技能在未来还要面临很大的寻衅，Amkor中国区总裁周晓阳表示，Fan-out技能在尺寸比较小、比较薄，速率比较快的运用领域，该技能会有很大的需求。目前的Fan-out成本相对较高，须要在技能上进一步优化。该技能除了wafer-based之外，还有不少厂商也在做panel-based。
目前，台积电（TSMC）也是Fan-out技能的紧张推动者之一，而Amkor和其他紧张封测公司也都有各自不同形式的Fan-out独门技能。相对来讲，目前的Fan-out技能还不是很成熟，其成品率和可靠性还有待于进一步提升。
