（1.中国科学院电子学研究所，北京100190；2.中国科学院大学 电子电气与通信工程学院，北京100039）
针对传统ADC/DAC运用中采样数据并行传输存在线间串扰大、同步难等问题，设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心掌握单元设计电路，在单通道传输速率为6 Gb/s的条件下完成数据收发测试，验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明，这种串行传输办法不仅办理了并行传输所带来的诸多问题，还降落了制板设计时PCB布线的繁芜程度、减少了板层数量、节约了本钱。
高速串行协议；JESD204B；数据传输接口设计；FPGA；模数/数模转换器
中图分类号：TN911.73
文献标识码：A
DOI：10.16157/j.issn.0258-7998.2017.06.012
中文引用格式：刘安，禹卫东，马小兵，等. 基于FPGA的高速串行数据收发接口设计[J].电子技能运用，2017，43(6)：48-51.
英文引用格式：Liu An，Yu Weidong，Ma Xiaobing，et al. Design of high-speed serial data transceiver interface based on FPGA[J].Application of Electronic Technique，2017，43(6)：48-51.
0 弁言
数据转换器包括模数转换(Analog-to-Digital Converter，ADC)和数模转换(Digital-to-Analog Converter，DAC)，是集成电路中的主要组成部分。在数字旗子暗记处理技能发展的过程中，普通的数据转换器已难以知足用户对数据传输速率和转换速率的需求，这匆匆使了高速ADC/DAC及其干系技能的快速发展。
传统的采样数据多利用并行传输办法，该办法不仅使旗子暗记随意马虎受到同步难、线间串扰大等问题的影响，还带来PCB布局布线繁芜、板层多、本钱高档诸多弊端。本文就该问题研究了高速串行数据传输协议——JESD204B，并基于该协议设计了一种高速数据转换器与FPGA之间的数据传输接口。终极通过以Xilinx Vertex-7系列FPGA为逻辑掌握单元搭建电路进行实验测试，验证了设计的精确性和可行性。
1 JESD204B协议的上风
互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）和低电压差分旗子暗记（Low-Voltage Differential Signaling，LVDS）是数据转换器与FPGA间常用的两种接口电平标准。个中CMOS的瞬态电流会随着数据转换率的提高而增大；LVDS的电流和功耗虽然较为平稳，但接口可支持的最高速率受到限定(仅1～2 Gb/s)[1]。因此这两种接口标准已不再能知足用户对转换器在转换速率、分辨率和更低功耗等方面的需求。
JESD204B作为高速串行协议供应了一种高性能低功耗的接口办理方案，它的紧张上风在于：简化了系统设计，使得PCB布局布线更轻松；减少了芯片引脚数量，从原来的多引脚低速并行接口升级到少引脚高速率串行接口；降落了总体本钱，能够实现更小的IC封装和电路板设计，从而降落本钱。基于这些上风，JESD204B特殊适宜一些高速运用，如4G、LTE、医学影像处理、雷达通讯等。
目前，主流的半导体厂商都推出了支持该协议的高速数据转换器，因此针对高速数据串行传输的接口设计是非常必要的。由于FPGA具有硬件可编程性、运行速率快、性能稳定等上风，且拥有多个Bank 的高速收发器能够支持JESD204B协议，故在运用中多利用FPGA作为逻辑器件与ADC/DAC合营利用，方案架构如图1[2]。
2 JESD204B协议接口构造
JESD204B协议紧张由4个部分组成，分别是物理层、链路层、传输层和运用层[3]，如图2。
个中物理层用来实现高速串行数据的发送与吸收、串行与并行之间的形式转换，即以比特流的形式来传输数据。本设计中利用FPGA的transceiver模块来完成物理层的功能。
链路层紧张卖力对采样数据进行8b/10b解码、编码以及后续链路操作。个中，发送端数据链路层卖力完成同步字符/K/=/K28.5/的产生与编码、多帧同步、链路对齐、链路同步等操作[2]；吸收端数据链路层卖力完成向发射端要求同步旗子暗记、/K/=/K28.5/字符的检测与还原。
传输层紧张完成对发送和吸收数据的格式进行干系操作。发送端传输层卖力根据用户对数据格式的配置对数据重新打包，包括对采样数据添加尾码以及掌握位等；而对付吸收端传输层而言，是根据用户对数据格式的配置来剥离尾码及掌握位，规复出原始数据并送至总线。
3 高速串行数据传输接口设计与实现
3.1 总体设计方案
选用Xilinx公司V7系列FPGA-XC7VX690T作为设计的逻辑掌握单元，其内部集成了80组高速收发器GTH，所支持的最高线上速率为13.1 Gb/s，而JESD204B协议的传输速率上限为12.5 Gb/s，因此知足设计哀求。
为了确定时钟配置，首先要打算线上速率。设采样率为600 MS/s，每个采样数据的精度为16位，那么打算得到线上速率为(600 M×16) b/s，又由于在传输的过程中经由8 b/10 b编码，因此总的线上速率为(600 M×16) b/s/8×10=12 Gb/s，逼近了协议所能支持的最大速率。为了兼顾采样率与线上速率，将采样数据拆分为高8位与低8位，分别通过两个通道进行传输。此时单通道上的速率降为6 Gb/s，靠近协议传输速率上限的一半且担保了采样率。进而依据core clk=line rate/40的关系打算出本地时钟为150 MHz。为了担保时钟旗子暗记的质量，选择由外部旗子暗记源供应600 MHz时钟旗子暗记，再由时钟芯片进行4分频产生差分时钟旗子暗记输入FPGA。最后进行链路参数设计，紧张涉及到以下几个主要参数：
L：链路中通道的个数
F：每帧中的字节个数
S：每个数据转换器每帧转换的样本个数
K：每多帧中的帧数
M：每个器件中数据转换器的数量
因此根据之前谈论的采样率与时钟频率问题，将链路参数配置如表1所示。
数据传输方案利用高密度形式，即选择两个通道分别传送采样数据的高8位与低8位。由于每个通道缓存数据位宽为32位，故两个通道在150 MHz本地时钟下，每个周期能够传输4个采样点的信息，知足600 MS/s的采样率。
3.2 传输数据同步机制
在数据传输过程中，无论是在发射端与吸收端之间，还是两个通道之间都须要做到严格的同步才能够担保采样数据的精确传输与规复。在JESD204B协议中，通过在不同阶段定义不同的数据帧构造来完成同步操作。在数据链路层，紧张利用8 b/10 b编码规范定义的分外字符-K码来完成链路同步以及构成数据帧[2]。在进入用户数据传输状态前，链路需经由代码组同步、初始化帧同步，过程如图3。
紧张步骤包括：
(1)吸收端向发送端发送同步要求旗子暗记，即拉低SYNC旗子暗记；
(2)发送端吸收到同步要求旗子暗记后，开始向吸收端连续发送/K28.5/字符；
(3)吸收端吸收到至少连续4个/K28.5/字符后，取消同步要求(拉高SYNC旗子暗记)，标志着代码组同步的完成，然后不才一个本地帧时钟的上升沿进入信道初始化帧同步阶段[3]。
代码组、初始化帧构造及同步过程时序如图4。
个中， /K/字符用于首先进行的代码组同步；/R/字符标志着初始化多帧的开始；/A/字符标志着初始化多帧的结束；/Q/字符用于指示吸收端，用户所配置的信息即将开始[4]。可见，通过8 b/10 b编码结合掌握字不仅可以使链路得到精确的同步以便对齐，同时也为监控链路、检讨缺点供应了一种方法。各字符定义如下：
/K/=/K28.5/；
/R/=/K28.0/；
/A/=/K28.3/；
/Q/=/K28.4/；
3.3 数据传输方案
正如3.2节中谈论那样，既要兼顾采样率又要考虑串行线上最大速率，因此采取如图5所示的高密度传输方案：在发射端利用两个通道分别传送采样点的高、低8位。
4 实验测试结果剖析
4.1 设计框架图
实验采取FPGA自收发环路来验证所设计数据传输接口的逻辑功能，即在发送端与吸收端分别利用两对差分的GTH高速串行收发器，旗子暗记从发送端输出后经隔直电容再输入至吸收端，线上传输速率为6 Gb/s，本地时钟与高速串行收发器的参考时钟均为150 MHz。设计电路单板层数为8层，设计框架如图6。
4.2 测试结果
首先须要通过AXI-LITE接口分别对收发接口进行链路参数的配置，包括数据打包格式、链路选择、同步办法等，以担保数据传输链路的精确建立，其时序如图7。
为了验证传输数据的精确性与同步性，实验选择递增码作为测试码以便创造缺点，假设一个采样点的位宽为16位，测试码见表2。
由于利用两个lane分别传输采样数据的高8位和低8位，而每个lane为32 bit位宽，因此在吸收端得到的数据是64位。这64位数据中包含了4个样本点的信息。故将在FPGA吸收端不雅观察到的数据拆分成了4路，得到的是4路锯齿波，测试结果如图8和图9。
通过图8可以看出在吸收端可以准确地规复出发送的数据，无错码、乱码存在，证明了发射与吸收的精确性。同时通过图9可以看出波形是相位对齐的，解释两个lane之间是同步的。
5 结束语
高速串行传输是今后高性能ADC和DAC的发展趋势。本文通过剖析串行协议JESD204B，设计了一种高速数据自收发接口，并基于Xilinx Vertex-7 FPGA 搭建实验电路，实现了数据的高速串行收发，验证了设计的精确性与有效性。本设计中的发射接口可以合营DAC利用，吸收接口可以合营ADC利用，具有一定的工程运用代价。
参考文献
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[4] Jonathan Harris.JESD204B中的链路同步和对齐[J].技能前沿，2013(9)：36-37.
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[8] Jonathan Harris.JESD204 标准解析[J].今日电子，2012(12)：31-33.
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[11] 何宾.Xilinx FPGA设计威信指南Vivado集成设计环境[M].北京：清华大学出版社，2014.
