在 EDA问世之前，设计职员必须通过手工完成电路设计和布线等根本事情。随着芯片集成度提高和性能的多元化，令芯片设计哀求也变得越来越繁芜，一个指甲盖大小的芯片上要集成数百亿颗晶体管，这样细微且伟大的工程，早已不是纯挚人力范围所能覆盖，EDA 的主要性不言而喻。
根据运用处景的不同，EDA 工具的利用紧张分为设计、验证和制造三大类。大规模集成电路设计繁芜性的提升，使芯片验证面临资金与韶光的巨大寻衅。早期开拓者想验证芯片的设计是否符合预设，只有等待极其漫长的仿照结果，或是等待流片成果，而一旦结果不如预期，不管是再次仿照或是二次流片，都将产生极高的本钱。因此，当 Xilinx 推涌现场可编程逻辑门阵列（FPGA）时，开拓者即可通过用 FPGA板拼凑出有效的流程来对设计进行验证，FPGA 原型验证这一办理方案就此应运而生，这一比流片便宜、比仿真要快的办法，已成为开拓者考验设计有效性的不二选择。
01 基于 FPGA 的物理原型验证
就像是建筑师设计完楼房、开始建造前，须要通过模型去测试防震、防风、构造强度等各种参数，芯片和系统开拓者也须要在流片前对设计进行“原型验证”——便是模拟真实软件运用条件下的芯片和系统表现是否知足了实际运用处景哀求。
FPGA 的运用范围广泛，通信、打算、掌握等领域等都有它的建树，并且由于其具有内部电路可重构的特点，险些可以完备映射芯片的逻辑设计，也被当作一种性价比优胜的芯片验证根本举动步伐。FPGA 原型验证已是当前原型验证的主流且成熟的芯片验证方法——它通过将 RTL 移植到现场可编程门阵列（FPGA）来验证 ASIC 的功能，并在芯片的基本功能验证通过后就可以开始驱动的开拓，一贯到芯片 Tape Out 并回片后都可以进行驱动和运用的开拓。当芯片回片后，运用程序可以直接基于 FPGA 版本的驱动来进行大略的适配，即可以运用到 SoC 芯片上，将 SoC 芯片 Time-to-Market 的韶光掌握的很完美。除了可以提提高行软件开拓外，从本钱上来说，FPGA 原型验证是一个性价比很高的验证手段，在价格上可以说非常的亲民。更主要的 FPGA 原型在运行速率上也技高一筹：它在速率上当然比 EDA 验证高了好几个数量级，纵然是与 Emulator 比较，其性能上也有碾压式的上风。在这各类上风中，“流片前的软硬件协同开拓”是 FPGA 物理原型验证最不可替代之处，提早基于该技能平台进行软件驱动开拓和运用开拓，对付缩短终极芯片 Time-to-Market 周期意义重大。
在软硬件深度定制化、哀求芯片到运用的一站式交付的本日，FPGA 原型平台的主要性进一步提升。2000 年，一家创立于瑞典的公司 Hardi Electronics 正式推出一款基于 FPGA 的原型系统 HAPS，HAPS 可以通过多种办法快速组装 ASIC 原型系统，为客户在关键验证阶段节省数月的韶光。2007 年，Synplicity 以 2400 万美元的金额收购了 Hardi，而 Synopsys 在 2008 年以 2.27 亿美元收购了 Synplicity，HAPS 经历几代人于 2014 年景长至 HAPS-80，至今仍是业界最快的原型验证加速平台。
02 物理原型验证工具的 几大寻衅及办理方案
1 容量限定和性能哀求 对付大型的设计（大于 2 千万等效 ASIC 门）,一块 FPGA 每每容纳不下，此时必须将多块 FPGA 互联才能验证全体设计，在这种情形下，就须要对大型的设计进行 Partition 即分割。Partition 引入了新的问题，而这些问题其实在芯片中并不存在，很多时候耗费很多人力去实现一个可用的 Partition 方案，仅仅是受限于 FPGA 的容量而不得已的处理办法。
Partition 引入的最大问题是对 I/O 的需求激增，虽然 FPGA 有超过 1000 个可用的 I/O，但是一个完全的 SoC 如果被拆分成规模相称的几个部分时，每个部分之间的互联旗子暗记数量每每会远超 1000 个，以是在 I/O 数量受限时，必须采取 TDM（Time Division Multiplex），即 FPGA 内部的多个并行旗子暗记转为高速串行旗子暗记，通过 FPGA I/O 传输到另一块 FPGA，然后再进行解复用，转换成并行旗子暗记，实现旗子暗记从一个 FPGA 到另一块 FPGA 的通报。引入了 TDM 虽然办理了 I/O 瓶颈，但是 Mux 和 De-Mux 引入了额外的延时，导致 Cross-FPGA 的 Path 成为 Critical Path，进一步降落了 FPGA 的可运行频率，可以说 Partition 是不得已而为之的方案，终极的结果只是得到一个可用的方案而非空想的方案。
另一个方面，由于在 SoC 原型验证中模块常常会增减，导致须要频繁的改动 Partition 方案，如果手动去处理，则须要花费很多精力才能得到一个上文提到可用但折中的方案。此外，处理大量的 Cross-FPGA 旗子暗记非常随意马虎出错，以是对付大型的 SoC FPGA 原型验证，必须采取自动化的工具去完成 Partition，这对 EDA 工具而言亦是全新的寻衅。
新思科技 HAPS 原型验证办理方案，具有独一无二的自动可干预分割功能，同时供应了系统级跨 FPGA 的时序剖析工具，为 HSTDM IP, 缆线和 I/O 供应时序模型，可以方便地处理 TDM 路径上的多个约束，为多 FPGA 的设计供应了优化且可靠的时序，担保了平台的高速性能和稳定性。
2 迭代速率
由于 SoC 芯片的设计频率很高，为了让原型验证平台尽可能和 SoC 芯片性能靠近，开拓者期望让 FPGA 原型平台运行在尽可能高的频率上，但是由于 SoC 的 RTL 代码是为芯片实现设计，大量深层次组合逻辑的存在（这样可以节省芯片面积），导致了 SoC RTL 代码在 FPGA 上实现时时序收敛困难，每每只能达到几 MHz。对付大型的 SoC，内部的 CPU/GPU/CODEC/NPU 等打算和编解码模块逻辑繁芜，每每成为全体设计的 Timing Wall，导致时序优化过程会霸占 FPGA Implementation 过程 30-40%的韶光。
基于新思科技 HAPS 原型验证办理方案，在对设计进行分割和时序优化的同时，也充分考虑到后续 FPGA 布局布线的寻衅，在综合时，HAPS 采取独特的技能，增强和优化单 FPGA 的综合结果，可以有效的减少后期 Vivado 布局布线的韶光，并结合多核多进程综合等技能，有效减少各个环节的韶光，加快迭代速率。
3 接口方案
外部子板和 FPGA I/O 之间的高速同步接口一贯以来都是 FPGA 的痛点和难点：一方面，比较于 ASIC，FPGA 在 I/O 时序方面可以调度的空间有限，它不能像 ASIC 一样可以通过时序约束来灵巧调度 FPGA I/O 旗子暗记之间的 Skew，导致并行旗子暗记接口之间的 Path Skew 很难掌握在一个比较空想的范围内，终极会导致数据采样失落败，降落频率每每是一种有效的办法，但是有些掌握器和 PHY 之间的接口是须要知足标准规范的，不能无限制的降落，对付这种情形有时只能想尽办法考试测验修复时序，乃至须要修正代码。
另一方面，原型验证利用的子板数量不大，市场上每每没有发卖，很多时候须要自行设计，进一步给调试带来了不愿定性，也延长了调试周期。高速接口的调试每每花费了大量的人力资源，很多时候都是靠调试的履历和灵感办理问题，这么做不仅费时费力，而且效果不佳。
新思科技 HAPS 原型验证办理方案，给用户供应了多种灵巧的接口方案，包含丰富的外部子卡凑集，降速桥方案；还和业界伙伴通过 HAPS Connect Program，为利用者供应了更广泛的扩展空间。
4 可不雅观测性 FPGA 也是芯片产品，以是内部的旗子暗记无法直接不雅观测。常日须要借助于 FPGA 的 Debug 工具在天生 Bit 文件前选取要不雅观察的旗子暗记。当 Bit 文件加载运行时，必须通过配套的 Debug 工具不雅观察指定的旗子暗记波形，但是受限于 Block RAM 的容量以及旗子暗记优化等缘故原由，如此调试的效率比较低。
新思科技 HAPS 原型验证平台供应了多种灵巧的调试手段。DTD(深度跟踪调试)功能，为用户供应了多 FPGA 实时速率的 RTL 级别旗子暗记联合波形调试，可以不雅观测上千旗子暗记秒级的波形，进一步结合 Verdi/Siloti 的关键旗子暗记提取功能，可显著的扩大旗子暗记不雅观测的范围。GSV 是其余一个被用户广泛采取的调试功能，它可以供应设计内部所有寄存器的快照，在多种实际调试场景有效的帮助软硬件团队剖析定位系统问题。
5 产品的成熟度
原型验证是一项壁垒颇高的技能，串联着芯片设计和终极运用，须要极强的适用性和灵巧度来适应发展迅速和多样性的芯片研发，通过和一线芯片研发职员的配合尽力，打造利用生态圈，不断进化和迭代技能才能始终帮助芯片开拓者实现“Shift-Left”研发，加快产品上市韶光。
新思科技自 2003 年起推出第一款原型验证产品 HAPS-10 起，持续推出 7 代产品，久经市场考验， 并为知足不断演进的原型验证需求，补充了诸多独一无二的产品功能，如 UMRBus, Hybrid 原型验证，基于 UPF 的低功耗系统验证, HAPS GateWay 等，是加快软件开拓和芯片设计验证的最佳办理方案。环球 200 多家公司都已经支配了最新一代 HAPS-80,包括前十大半导体公司中的九家，其出货量在今年超过 3000 台。
海内目前也有逾 50 家芯片设计企业支配了 HAPS 平台，进一步验证了 HAPS 原型验证的市场领先地位。
各种 FPGA 原型验证平台技能比拟
目前市情上常见的 FPGA 原型验证平台可以分为两大种别，一类是芯片设计公司自己制作的 FPGA 板(Build Your Own, 以下简称 BYO); 另一类是商用 FPGA 平台，比如新思科技的 HAPS 方案。
就上文提到的一些详细考量点，各种原型验证平台的比拟如下：
显而易见，新思科技的 HAPS 方案，在全面性，成熟度，和对大规模设计的支持上，都霸占绝对明显的上风。
03 物理原型 验证工具的运用不止于芯片
芯片是硬件家当，也是软件家当，同时涉及下贱的运用处景还有上游的高精度设计。在科技赋能的智能化时期，芯片不仅支撑数字经济的各个方面，在赋能各家当的浸染也不容小觑，从 5G，自动驾驶汽车，人工智能等，芯片的运用险些遍布所有可能想象的电子产品，乃至包括航空航天到军工技能的所有方面。随着人工智能和 5G 的加速发展，以及加快数字化时期的新基建的开展，未来芯片的运用处景会越来越多，定制化芯片的需求也会越来越大。而作为手握未来天下之门钥匙的开拓者们必须要和系统厂商更紧密的协作研发，才能让芯片技能创新终极赋能科技运用。
以人工智能的人脸识别场景为例，在海量人群中搜索走失落儿童须要超强的快速反应能力，才能在第一韶光捉住机会识别并找到目标工具，个中软件支持了人工智能的算法，芯片所供应的超强算力让繁芜的算法在毫秒内实现推断。物理原型验证让软件的开拓和芯片的研发得以同步进行，而不用相互等待。这一技能将推动芯片和科技运用的生态结合，让科技的进步进入极速模式，加速未来的想象变为现实。
