想成为IC后端工程师得会啥？
现阶段由于数字验证的平台有很多种，紧张的平台有：
纯verilog平台
SystemC
纯C/C++ (CPU验证)
纯UVM平台
UVM+C/C++平台
其他措辞稠浊平台（Matlab等）
每个平台必备的技能有所不同，但如果你能全部节制这些技能，那么你就离技能大佬不远了。
由于验证工程师须要编程，以是节制编程措辞也是必须的，比如节制下面知识就显得比较主要：
Verilog
C/C++
Systemverilog
UVM
脚本措辞：
Shell
Makefile
Perl
Python
除了这些外，熟习一些协议和架构，也是有很大帮助的，比如：
ARM架构
AXI/AHB协议
MIPI协议
DDR协议等等
数字后端设计工程师要做什么？（1）逻辑综合（Synthesis）
紧张卖力将RTL code转换为实际后端利用的netlist网表， 一个好的网表对布局布线的事情起到决定性浸染。要尽可能做到performance， power， area的优化。尤其是现如今的一些哀求高性能的设计，对综合的哀求非常高。
综合质量很大一定程度上取决于综合软件的性能，业界盛行的两个综合工具是Synopsys的Design Compiler和Cadence的Genus，闇练的节制两个工具的利用方法是综合事情的一个基本条件。
（2）布局布线（PD）
布局布线是数字后端中占比最大的事情，紧张卖力netlist到GDSII的转化过程，步骤包括Floorplan，Place，CTS，Optimize，Route，ECO等，确保自己卖力的模块知足时序还有物理制造的哀求。同时，须要协同其他工程师，及时供应他们须要的文件，比如def、 spef、网表等，是数字后端中最核心的事情。
布局布线对工具的依赖程度较强，而且工具操作相对来说较为繁芜。业界较为常用的是cadence的Innovus软件和Synopsys的ICC，节制这两大工具的利用须要花费一定的韶光。
（3）静态时序剖析（STA）
静态时序剖析简称为STA，时序验证剖析是数字后端中的主要一块内容，芯片须要知足各种corner下面的setup，hold时序哀求以及其他的transition， capacitance， noise等哀求。STA须要制订全体芯片的sdc约束文件，选择芯片须要signoff的corner以及全芯片的timing eco流程。是一份难度哀求很高的事情。
静态时序剖析常日常日须要节制Synopsys的primetime以及cadence的tempus两大软件的利用方法。
（4）物理验证（PV）
物理验证也是tape out前的一项主要事变。如果物理验证有错，那芯片生产就会失落败。在布局布线工具中，软件只能检讨到金属层上的物理违反，而真正的物理验证须要检讨到器件底层（base layer）。
因此，物理验证须要将金属层和底层金属合并到一起，进行全芯片的drc检讨。同时，还须要做全芯片的LVS（版图与事理图同等性检讨），ERC（电气规则检讨）。确保芯片没有任何物理设计规则违反。
物理验证一样平常在mentor公司的calibre中进行，是业界标准的物理验证工具。
（5）功耗剖析（PA）
功耗剖析也是芯片signoff的主要一大块，随着现在芯片的规模越来越大，功耗在芯片的中的地位也越来越高。功耗剖析的两大任务是剖析IR drop（电压降）和EM（电迁移）。及时将结果反馈给布局布线任务组，让他们及时修正后端设计图，办理设计中潜在的问题。
一样平常功耗剖析利用的工具有Ansys公司的redhawk，以及cadence公司的voltus和synopsys公司的ptpx。
发展现状海内：数字IC的发展，相对付RFIC和仿照IC要好很多，个中不乏有一些非常精良的企业：比如华为海思、展讯等等，都设计出了非常不错的数字芯片或者SOC办理方案，发展迅猛；
国外：高科技数字核心芯片技能，还是在国外大佬手上，比如Intel、ARM、TI、Samsung等等，他们节制了CPU、GPU、DSP等高端数字芯片的设计，并且引领了CMOS制程沿着摩尔定律的发展；
职业前景IC数字后端设计工程师不像是传统制造业一样越老前景会越差，相反随着科技的发展，IC数字后端设计工程师会变得越来越吃喷鼻香。
IC数字后端设计工程师职业前景非常可不雅观，薪资报酬好。现在正是入行的好机遇，未来的门槛只会越来越高，以是感兴趣的同学一定不要错过。
