芯片制造工艺可到0.2nm？_晶体管_半导体

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据日经宣布，imec 首席实行官 Luc Van den hove 在日前举办的年度盛会“FUTURE SUMMITS 2022”的演讲中表示，“结合多种技能可，我们可以扩展未来 15-20 年的路线图。
如图 1所示。

图1.半导体小型化路线图

如图所示，到2036 年旁边，我们实现 2Å（0.2nm）工艺。
目前，天下上最前辈的实用半导体是3nm代，半导体巨子台积电（TSMC）等公司操持在2023年开始生产2nm代。

Van den Hove 师长西席同时还列举了“下一代 EUV（极紫外）曝光设备”、“晶体管构造的演化”和“布线工艺的独创性”作为小型化必不可少的例子。
随着这些技能的结合，摩尔定律（在 1.5 到 2 年内使半导体的集成度翻倍）将连续存在。

High-NA EUV光刻机进展顺利

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（图片来自网络侵删）

首先，正如大家所知道的，为了实现在2nm世代制造更风雅的半导体，我们须要具有高产能和高数值孔径 (High-NA) 的下一代 EUV 曝光系统。
为此，Van den Hove先容说，IMEC正在与环球最大的半导体曝光设备制造商荷兰ASML进行联合研究，荷兰ASML是唯一的EUV制造商。

据ASML 系统工程总监 Jan van Schoot 在之前会议上的演讲中说，该工具供应了更高的分辨率。
这意味着您可以利用它打印更多功能。
航拍图像比拟度可实现更好的局部 CD 均匀性。

干系宣布指出，High-NA EUV光刻机的事情事理类似于当今的 EUV 光刻，但存在一些关键差异。
例如与传统镜头不同，高数值孔径工具包含一个变形镜头，支持一个方向放大 8 倍，另一个方向放大 4 倍。
以是字段大小减少了一半。
在某些情形下，芯片制造商会在两个掩模上加工一个芯片。
然后将掩模缝合在一起并印刷在晶圆上，这是一个繁芜的过程。

正由于该设备繁芜，以是ASML正在与IMEC在一个于 2018 年联合成立的实验室里互助办理干系问题。

在上个月的SPIE 高等光刻 + 图案化会议上，imec展示了其联合High-NA 实验室的最新成果，以及与ASML互助开拓的环绕极紫外 (EUV) 光刻系统的图案化生态系统。

据Imec 估量，第一代商用 EUV 光刻工具将于 2023 年问世，到 2025 年将看到“在大批量制造环境中引入第一台高数值孔径的 EUV 光刻设备”。

而要实现这一韶光表，须要完成目前正在进行的大量研究，最新数据在 SPIE 会议的十几个个人贡献中供应。

“我们的职责是与环球图案化生态系统紧密互助，确保及时供应前辈的抗蚀剂材料、光掩模、计量技能、变形成像策略和图案化技能，充分受益于 High-NA EUV 供应的分辨率增益光刻扫描仪，”imec 首席实行官 Luc Van den hove 评论道。

在演讲，他涵盖了三个广泛的主题，一个是针对High NA EUV 原型系统的工艺和材料优化。
Imec 描述了线边缘粗糙度 (LER) 和图案塌陷如何成为利用薄抗蚀剂膜图案化线/空间的最关键参数，并且已经开拓出通过调度照明和掩模条件来减轻图案粗糙度的策略。

另一项研究事情旨在调度所需的计量，由于向更小特色尺寸和更薄抗蚀剂膜的过渡提出了重大寻衅，尤其是须要对尺寸低于 10 纳米的单个特色进行成像。

“通过调度现有计量工具的操作条件，可以显著提高图像比拟度，”imec 的 Kurt Ronse 评论道。
“由深度学习框架支持的专用软件进一步增强了图像剖析和毛病分类。
通过与计量供应商的密切互助，imec 探索了用于可靠丈量小特色的替代计量技能，例如高通量扫描探针计量和低压像差校正 SEM。
”

第三个主题涉及办理High NA EUV 掩模特定的寻衅，特殊是掩模多层波纹和接管线边缘粗糙度，由于 imec 已确定掩模毛病越来越多地影响终极晶圆图案。

“掩模设计规则须要变得更严格，这些创造使我们能够确定High NA EUV 光刻的掩模规格，”Ronse 说。
“与 ASML 和我们的材料供应商一起，我们探索了带有图案的掩模接管器的新型材料和架构。
我们首次进行曝光以评估利用低 n 衰减相移掩模和掩模的影响低n接管材料被证明可以改进晶圆上的掩模3D效果，并有助于增加High NA焦深。
”

ASML CEO Peter Wennink在同一场活动中则表示，EUV曝光设备“将支撑行业未来15到20年的发展”，并先容了下一代EUV曝光设备的发展现状。
“我们须要强有力的互助来实现 1.4 纳米及往后的产品，”他说。
他同时强调了与各种互助伙伴公司互助的主要性。

除了光刻机，晶体管则是到0.2纳米的另一个担保。

未来的晶体管可能选择

日经表示，当前前辈的半导体器件采取“FinFET（鳍型场效应晶体管）”构造，但从 2nm 代开始，下一代晶体管“GAA（Gate-All-Around）”和“CFET（Complementary FET）”等。
估量将被采取（图2）。
为了实现这一点，须要将二硫化钨等新材料运用于晶体管中的沟道。

图3.晶体管构造的演化

如图所示，在IMEC的晶体管路线图中，有nanosheet、forksheet和cfet所谓nanosheet，也便是纳米片。
作为一种GAAFET，纳米片晶体管的导电沟道完备被包围在高介电系数材料或金属闸极之中，因此，闸极在缩短沟道的情形下，仍能展现更佳的沟道掌握能力。

常日，多个纳米片通道垂直堆叠以增加晶体管的有效宽度，从而供应额外的驱动电流，进一步降落元件尺寸与电容。
而采取较窄的厚道设计，则可以降落层片之间的寄生电容。

虽然纳米片能够办理短期问题，但在imec看来，要连续提升纳米片的DC效能，最快速有效的方法是增加通道的有效宽度。
然而，在一样平常的纳米片架构下，实现这点并不随意马虎。
其紧张问题是由于n型与p型MOSFET之间必须保留大范围的间隙，因此，当标准单元的高度经由微缩，容纳更宽的有效通沟道会越来越难，而且n-p间隙在金属图形化时还会变小。

这种情形下，forksheet闪亮登场。
该架构由imec提出，首次亮相是在其2017年国际电子元件会议（IEDM）揭橥的SRAM微缩研究，在2019年会议揭橥的研究中则作为逻辑标准单元的微缩办理方案。
forksheet制程实现了缩短n-p间隙的目标，在闸极图形化前，先在n型与p型元件之间导入一层介电墙，图形化的硬光罩就能在该介电墙上进行，相较之下，纳米片制程则将其置于闸极沟道底部。

而从制程的不雅观点来看，叉型片源自于纳米片，是进阶的改良版本，紧张差异包含导入介电墙、改良的forksheet内衬层与源，进一步微缩替代金属闸极。

不过，forksheet架构还有静电力的问题。
纳米片最受关注的特点，便是其四面环抱的闸极架构，藉此可以大幅提升对通道的静电掌握能力，但forksheet却似退了一步，改成三面闸极架构。

末了，为了实现有效沟道宽度的最大化，互补式场效晶体管（Complementary FET；CFET）成为了可行的架构选择。
改架构以垂直堆栈n型与p型元件。
也便是说，n-p间距转成垂直方向，以是不需考量标准单元的高度限定。
而垂直堆栈元件后释出的新空间除了可以进一步延伸通道宽度，还能用来缩减轨道数至4轨以下。

而IMEC的仿照结果显示，CFET架构能助益未来的逻辑元件或SRAM持续微缩。
其沟道的构形可以是n型或p型的鳍片，或是n型或p型的纳米片。

在IMEC看来，CFET架构会是纳米片系列中最完善的架构，成为CMOS元件的最佳选择。

布线和供电也是关键

Van den Hove 在演讲中指出，为了提高晶体管的性能，还须要改进布线构造。

据理解，到目前为止，晶体管层上形成了10个或更多的布线层来供电，但随着电路集成度的提高，连接它们的布线变得繁芜和弘大，这阻碍了小型化。
作为一种新方法，通过供应从背面供电的构造，可以增加正面布线设计的灵巧性。

Van den Hove 师长西席也在演讲先容了利用纳米硅通孔从普通布线层的背面连接的示例（图 3）。
未来，它有望用于堆叠晶体管和推进小型化。

图3.通过背面供电实现布线层的灵巧设计

我们知道，SoC 最初是一块袒露的高质量晶体硅。
我们首先在该硅片的最顶部制作一层晶体管。
接下来，我们用金属互连将它们连接在一起，形成具有有用打算功能的电路。
这些互连形成在称为堆栈的层中，可能须要 10 到 20 层的堆栈才能为当今芯片上的数十亿个晶体管供应电力和数据。

最靠近硅晶体管的那些层又薄又小，以便连接到眇小的晶体管，但是随着您在堆栈中上升到更高等别，它们的尺寸会增加。
正是这些具有更广泛互连的级别更善于供应功率，由于它们具有较小的电阻。

然后，您可以看到，为电路供电的金属——供电网络 (power delivery network：PDN)——位于晶体管的顶部，我们将此称为前端供电。
您还可以看到，电力网络不可避免地与传输旗子暗记的电线网络竞争空间，由于它们共享同一组铜线资源。

为理解决这个问题，我们可以利用位于晶体管下方的“空”（empty）硅，这在IMEC便是“埋入式电源轨”（buried power rails）或 BPR。
该技能在晶体管下方而不是上方建立电源连接，目的是创建更粗、电阻更小的轨道，并为晶体管层上方的旗子暗记传输互连腾出空间。

据IEEE宣布，要构建 BPR，您首先必须在晶体管下方挖出深沟槽，然后用金属添补它们。
您必须在自己制作晶体管之前实行此操作。
以是金属的选择很主要。
这种金属须要承受用于制造高质量晶体管的加工步骤，其温度可达 1,000 °C。
在那个温度下，铜会熔化，熔化的铜会污染全体芯片。
因此，IMEC 他们对熔点较高的钌和钨进行了试验。

由于晶体管下方有如此多的未利用空间，您可以将 BPR 沟槽做得又宽又深，这非常适宜运送电力。
与直接位于晶体管顶部的薄金属层比较，BPR 的电阻可以是其 1/20 到 1/30。
这意味着 BPR 将有效地许可您为晶体管供应更多功率。

此外，通过将电源轨从晶体管的顶部移开，您可以为旗子暗记传输互连腾出空间。
这些互连形成基本电路“单元”——最小的电路单元，例如 SRAM 存储器位单元或我们用来组成更繁芜电路的大略逻辑。
通过利用我们腾出的空间，可以将这些单元缩小16% 或更多，这终极可以转化为每个芯片上更多的晶体管。
纵然特色尺寸保持不变，进一步推动摩尔定律。

写在末了

在 17 日的演讲中，Van den Hove 先容了除了小型化之外提高半导体性能的技能。
例如卖力操作的逻辑和存储数据的存储器以三维连接时，堆叠多个芯片的“三维实现”是有效的，这也可以缩短彼此之间的间隔，有利于芯片之间的高速通信和省电（图4）。
不仅是作为打算机基本配置的冯诺伊曼型处理器，而且还有望开拓出模拟脑神经细胞运动的脑型芯片。

图4.高性能半导体的 3D 安装示例

“通过优化结合各种元素的全体系统，我们可以战胜当前的限定并实现新的颠覆性创新，”Van den Hove 末了说。

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