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预支费：ASIC 的前期本钱很高。首先，ASIC 开拓工具的本钱。您须要一个相称大的工具链来开拓 ASIC，您必须租用或购买，并且您须要知道如何利用这些工具。如果您的设计团队没有这些知识，您须要将培训团队的本钱包括在您的前期本钱清单中。此外，您将产生相称大的 NRE（非常常性工程）用度，大约为数十万或数百万美元，您将支付给硅代工厂以构建您的 ASIC。NRE 用度用于支付掩模制造和检讨，在代工厂繁忙的制造操持中预留一个位置来制造您的 ASIC、芯片测试和分拣、封装和终极测试。比较之下，FPGA 是现成的部件，因此没有代工 NRE 用度，FPGA 工具比 ASIC 设计工具便宜得多，大概低三个数量级。根据 FPGA 的不同，您乃至可以通过分销办法购买零件并在第二天得到。单位本钱：这便是 ASIC 大放异彩的地方。由于您常日设计 ASIC 以知足您的确切设计哀求，以是您只购买您真正想要的硅片。很少或没有摧残浪费蹂躏。因此，假设您有估量的产品销量来证明创建 ASIC 的合理性，那么 ASIC 的单位本钱该当低于 FPGA。这是由于 FPGA 的芯片开销很大。首先，您的设计可能无法 100% 利用任何给定的 FPGA。如果幸运的话，您可能会得到 90% 的利用率。常日，您可能无法利用多达 10% 或更多的 FPGA 资源来知足可布线性和时序目标，由于布线拥塞太大，并且如果您考试测验利用全体 FPGA，旗子暗记会变得太长和太慢。此外，FPGA 上的旗子暗记路由矩阵非常丰富，以确保您可以在 FPGA 上路由您的设计。上市韶光：到目前为止，FPGA 是上市韶光的领先者。如果您已准备好制造 pcb，则可以在 FPGA 设计完成的同一天发货。您须要做的便是将终极配置闪存到板上的 EEPROM 中，对其进行测试、封装并发货。相反，当您完成 ASIC 设计时，您会将设计运送到硅代工厂并举行流片派对。然后，您等待几个月，而代工厂会接管您的设计、检讨、制造芯片、测试芯片、封装芯片，然后将封装好的 ASIC 寄回给您。当您收到完成的 ASIC 盒时，您可以构建和测试您的电路板。同时，来自竞争对手的类似产品，但基于 FPGA，在您等待从代工厂取回 ASIC 的那几个月里，将一贯在您的市场上发卖。如果上市韶光对您来说至关主要，那么 FPGA 可能是您的最佳选择。速率：假设您的设计职员知道他们在做什么，ASIC 从任何给定的 IC 工艺节点中提取最高性能。由于 FPGA 的大型（电容式）可编程路由矩阵，相对付 ASIC 的性能，任何给定的 IC 工艺节点的性能都会丢失大约一个数量级。能量花费：这并不明显，但 FPGA 在单位本钱和速率方面的硅效率低下也增加了 FPGA 相对付 ASIC 的功耗。FPGA 上的所有这些额外的路由矩阵晶体管都会泄露，从而导致更高的静态功耗。由于有序 FPGA 中所需的曼哈顿布线，FPGA 中固有的较长布线会为每条布线增加电容，从而导致更高的动态功耗。但是，FPGA 供应商可以反击其 FPGA 中的额外功耗。例如，莱迪思半导体为其 Nexus FPGA 选择了 28nm FDSOI 工艺技能，以降落静态功耗。有很多这样的设计技巧可以降落功耗，但是 FPGA 有大芯片，大芯片有很多电容，现场更新：这是一个随意马虎理解的。基于 SRAM 的 FPGA 很随意马虎在现场重新编程。变动存储在闪存中的配置并更新您的设计。在 FPGA 设计的早期，您必须从其 IC 插座中拔出旧配置的 EPROM 或 EEPROM，然后插入一个新配置来实行现场更新。如今，您很可能通过 USB 或 JTAG 端口进行可重编程设计。一些终极产品设计许可无线更新，只管许可无线硬件更新存在许多安全问题。相反，更新 ASIC 常日须要换板（在无线行业中称为上门做事）。一些 ASIC 设计结合了来自 eFPGA 供应商（如 Achronix、Flex Logix、Menta 或 QuickLogic）的嵌入式 FPGA (eFPGA) 构造，以实现有限数量的现场更新而无需上门做事。如果您想采取这种方法，您乃至可以得到名为 OpenFPGA 的开源 FPGA 构造天生器和工具集。但是，如果您在 ASIC 中嵌入 FPGA 架构，那么 ASIC 就变成了 FPGA，不是吗？密度：由于器件密度与单位本钱密切干系，以是同样适用 FPGA 与 ASIC 的论点，只是增加了一点。在任何给定的工艺技能中，由于 FPGA 的路由开销和资源利用限定，您总是可以设计一个更大的设备，一个具有更多资源的 ASIC，如上所述。设计流程：与 ASIC 不同，FPGA 的物理设计在您看到设备之前已经为您完成并由 FPGA 供应商验证，只管有勘误表。您常日会利用一个供应商的工具链来设计 FPGA 配置，只管一些富有的设计公司利用来自三大 EDA 供应商之一的 ASIC 级布局布线工具：Cadence、Siemens/Mentor 和 Synopsys。对付 ASIC 设计，您常日会采取稠浊搭配的方法，从三大 EDA 公司购买 EDA 工具，大概还从尚未被三大 EDA 公司之一接管的新 EDA 初创公司购买一些额外的设计工具.粒度：ASIC 的数字粒度是一个门，或者在某些情形下是一个晶体管。FPGA 必须具有更粗的粒度，大约为一个逻辑单元。否则，FPGA 的布线开销将变得完备不切实际。ASIC 和 FPGA 之间的这种粒度差异导致 FPGA 更高的单位本钱和相对缺少密度。须要门级验证：FPGA 和 ASIC 一样须要设计级验证。但是，FPGA 在门级不是细粒度的，因此它们不须要门级验证。您将每个门都放置在 ASIC 设计中，因此您须要验证每个门。技能升级路径：理论上，在一个 FPGA 供应商的产品线中从一个 FPGA 系列升级到下一个系列会更随意马虎。例如，通过三个 Xilinx 7 系列器件迁移设计相对随意马虎：Artix、Kintex 和 Virtex。然而，迁移到其他供应商的 FPGA 也意味着迁移到其他 FPGA 供应商的设计工具，这并不是特殊随意马虎，只管它并不像某些人可能认为的那么困难。工程师们已经设法节制了不止一个 FPGA 供应商的工具链。他们只是在进行变动时抱怨很多。ASIC 没有技能升级路径。要升级 ASIC，您须要设计、验证和制造新的 ASIC。附加功能：在这里，我必须与上面的图表不同。只管 FPGA 供应商长期以来一贯在探求附加功能块以添加到他们的 FPGA 中，但 FPGA 上可用的险些任何东西都可以作为 IP 设计或购买并放置在 ASIC 上。这可能并不随意马虎，但常日是可能的。关于 ASIC IP 的声明包括嵌入式 FPGA IP。大概该图表旨在表明更随意马虎利用 FPGA 供应商塞进其部件中的许多其他前沿特性。例如，FPGA 供应商在过去 20 年一贯引领着高速 SerDes 设计。如果您想要一个快速的 SerDes，您可能会在 FPGA 供应商的最新设备上找到最快的，尤其是 Achronix、Intel 和 Xilinx。 当然还有很多其他的设计考虑没有涌如今上面的图表中。例如，在 FPGA 和 ASIC 之间有一个中间步骤——构造化 ASIC——与 ASIC 比较，它以更低的 NRE 本钱供应了 ASIC 的许多（但不是全部）上风。十五年前，许多公司供应构造化 ASIC，并建议它们是下一代门阵列。由于许多商业缘故原由，仅剩下一家商业构造化 ASIC 供应商——英特尔——它在 2018 年收购了末了一家构造化 ASIC 供应商 eASIC。只管触发本文的图表并不全面，但它确实为在 FPGA 和 ASIC 之间做出决定供应了一个很好的出发点。到目前为止，这篇文章该当已经戳到了某人的痛处，以是请随时揭橥评论，让我们知道您的想法。与30万半导体精英一起，订阅您的私家芯闻秘书！
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