不会用示波器的HDL码农不是一个好码农（LVDS与SpaceWire接口）_暗记_旗子

（上图只抓了一位数据旗子暗记和一位时钟旗子暗记，实在是通过两位数据旗子暗记并行传输实现300Mbps的）

蓝色的波形是时钟吧，反正在上面数据旗子暗记不变革的时候还是时钟，频率也对，150MHz的……但是后面怎么就放飞自我了，这跟我们说好的不一样呀……

在此之前，有必要先容一下我们这边调试所用硬件的情形，项目要接好多个LVDS接口，多到一个板子根本放不下，但是接口终极都是要连到一块FPGA上的，显然一块FPGA只能放在一块板子上，那这么多接口怎么办呢，不怕，反正还有别的板子，索性就把剩余接口都放在别的板子上吧。
那接口须要的LVDS32和31的收发芯片怎么办，也没法都放在FPGA所在的那块板上，那就也都散开吧，LVDS接口收到的旗子暗记直接在接口阁下的LVDS32驱动芯片上解差分，单端旗子暗记通过各个板子间的接插件传到FPGA板上;发送则相反。
所利用的接插件大概就类似于下面这种：

当然接插件上相邻旗子暗记线间的间隔没有这么大便是了，而且是三排一起。
一共用了四块板子（别的板子还有CPU啥的实现其他功能）相互叠在一起，如下图：

绿点就表示接插件上的旗子暗记线，板间的这个接插件顺着箭头方向一贯穿透到末了的FPGA板上，实现接口LVDS芯片和FPGA之间单端旗子暗记的传输。

硬件情形便是这样了，我们在测试中创造无法精确吸收数据的接口全部集中在间隔FPGA板最远的两块板子上，当把时钟降频之后，例如降频到60MHz时，所有的接口都可以精确吸收数据，这基本打消了FPGA代码逻辑的问题。

然后在与实验室老师互换了情形之后，理解到可能是硬件这边线间串扰的问题，然后想办法找了从最远的板子某个接口传到FPGA板上单端旗子暗记的接插件管脚图，并利用示波器帮助我们对传输的数据和时钟旗子暗记进行了检测：

上面便是板子接插件的管脚图，上面点亮的每一列的三个旗子暗记就对应着LVDS芯片规复出来的一位单端时钟和两位单端数据旗子暗记，可以看到它们是相邻的，并且相距很近，可知硬件设计上并没有考虑线间串扰的问题。

然后我们就利用示波器对上述管脚的旗子暗记进行了检测，就看到了开头的那个画面……

自从上了研紧张事情变成了写代码之后，觉得自己已经良久没有打仗过硬件这块的东西了。
这次的情形花费了我们不少的韶光与精力，同时我们也明白了搞FPGA开拓终归还是要对硬件有些许理解的，于是接下来我们就找了找资料，理解了一下什么是线间串扰。

线间串扰是电磁滋扰的一种紧张形式，当多条较长并且间隔很近的导线平行传输旗子暗记时，个中每一条导线上的旗子暗记变革都会对其他导线的旗子暗记传输产生电磁滋扰。

串扰的强弱受相邻电路分布电容、互感和电路本身的阻抗影响。
线间串扰对受滋扰电路的影响来源于电路间的分布式电容和分布式电感引起的电磁耦合：由于每一条线路都对地存在寄生电容和电感，使得线路之间存在不同程度的耦合，当个中一条线上存在电流或者电压变革时，相邻线路上就会产生电磁感应或静电感应，这便是线间串扰。
线间串扰有电容耦合和电感耦合两种形式。

顾名思义，电容耦合是由于电子器件或线路之间存在的分布式电容，而产生电磁滋扰的一种征象。
导电传输线相互靠近时会存在一定大小的容抗，使得两边可以形成一个导电通路，一条传输线上的电压变革会通过两边传输线之间的互容将能量耦合到另一边，使其电位受到影响，详细影响效果如图：

当滋扰传输线上升沿旗子暗记Vs通过时，会在受滋扰线上产生一个前向的耦合电压Vf和后向的耦合电压Vb，个中前向电压产生的脉冲传向受滋扰线的远端，后向电压产生的脉冲传向受滋扰线的近端。

电感耦合则是由于电磁感应，一条传输线上的电流变革产生的磁场在另一条被滋扰的传输线上引起感应电压导致的电磁滋扰。
相对付电容耦合而言，电感耦合产生的前向电压和后向电压极性是相反的，效果如图：

滋扰旗子暗记在上升沿韶光通过电感耦合在受滋扰线上产生一个正的后向电压和一个负的前向电压。

个中电容耦合和电感耦合产生滋扰的宽度和幅度变革是相似的，其脉冲宽度近似即是旗子暗记上升沿宽度，幅度与电压（电流）变革斜率成正比。

电容耦合和电感耦合一样平常都是同时发生的，而对付非空想地平面或微带传输线，电感耦合的影响要大于电容耦合。

在理解了这些之后，再结合我们这边的情形来看，从示波器的波形中我们可以看到时钟和数据旗子暗记相互的滋扰情形（为使不雅观察更清晰，这里以60M时钟下波形为例）

上图中下方蓝色旗子暗记为数据旗子暗记波形，实际空想波形应如画出的红线所示，为一个整洁的方波，但是由于紧邻时钟旗子暗记线，受到时钟旗子暗记串扰后数据波形上一贯存在着幅度较小的与时钟同频的旗子暗记颠簸；而当数据旗子暗记变革自身产生较大起伏时，时钟旗子暗记也受到影响涌现了电压的偏移。

根据时钟和数据各自受到的影响来看，当对方电压旗子暗记上升时，自身电压旗子暗记便会低落，可知在该板间接插件中进行旗子暗记传输时，紧张是电感耦合在串扰中起浸染。

如果说上图中时钟频率为60MHz时还能正常对数据旗子暗记进行采样，但时钟频率增加到150MHz以上就无法精确采样了。
如下图为时钟频率为150MHz时数据与时钟的波形，已经全部乱掉了。

经由查找资料，可以用一些方法来减少线间串扰：

1. 支配电子装置内部旗子暗记线时，只管即便将其靠近接地底板，增大对地电容，从而减小串扰。

2. 在许可的空间范围内，应只管即便加大旗子暗记线与其他线之间的间隔，减少线间耦合（3W原则：传输线中央距不少于3倍线宽时，则可保持70%的线间电场不相互关扰）。

3. 只管即便缩短平行线长度，增加线间间隔，如果可以，在旗子暗记线间加布隔离地线。

4. 机箱内板间的旗子暗记线越短越好。

5. 端子线进入印制板，可以在入口处增加RC去耦合电路，以便肃清长线的传输串扰。

参考资料

SpaceWire总线协议支持2~200M之间速率传输，但是笔者在测试中目前无法实现200M进行跨板传输，因此通过示波器不雅观察在200M下D、S旗子暗记的质量，从而进一步确定到底是代码质量存在问题，还是当前板卡的硬件质量问题。

本文采取的实验环境如图1.1所示，该环境共有三块板卡构成。
个中A、B板卡共同构成地检，实现将普通的以太网接口转换为专用的SpaceWire接口，C板卡为其余一块SpaceWire板卡。
三块板卡通过接插件相互连接。

2、实验过程

由于SpaceWire在链路建立的过程中会自动发送NULL字符，因此只需将板卡上电下载代码即可进行不雅观察传输旗子暗记的质量。
为了更具有说服力，本次实验选用10M、50M、100M、200M四种传输速率进行比拟，由于是同一套代码通过在线手动设置vio中寄存器的配置值实现不同的传输速率（利用VIVADO中VIO仿照CPU接口进行在线寄存器读写调试（附源代码）），因此实验结果具有可比拟性。

2.1 10M传输速率

如图2.1所示，当采取10M传输速率时，D、S旗子暗记质量很好，传输中可以正常检测。

2.2 50M传输速率

如图2.2、2.3所示，当传输速率为50M时，旗子暗记的质量有低落的表现，但对付FPGA来说，该旗子暗记质量仍旧很不错，能够精确的采样。

图2.2 A板给C板发送的DS旗子暗记

图2.3 C板给A板发送的DS旗子暗记

2.3 100M传输速率

将发送和吸收速率设置为100M时，可得如图2.4和2.5所示结果。
个中图2.4为A板给C板发送的DS旗子暗记，2.5为C板给A板发送的DS旗子暗记。
可以看出，当前旗子暗记质量已经较差，但仍能精确识别与传输。

图2.4 A板给C板发送的DS旗子暗记

图2.5 C板给A板发送的DS旗子暗记

2.4 200M传输速率

在本文的实验环境下，C板内部自己产生数据源，速率为200M时，可以精确吸收、解析，此时通过示波器不雅观察到的D、S如图2.6所示，可以看出此时的旗子暗记质量已经很差了。

图2.6 C板自环200M下D、S旗子暗记采集结果

但是当通过A、B板和C板进行通信时，链路始终建立不堪利，此时示波器不雅观察不到对应的D、S旗子暗记。

通过上述比拟可以创造，当传输速率为200M时，链路中旗子暗记质量很差，经剖析显然不是前面例子中如串扰造成的，但该当是硬件的缘故原由造成的。
详细预测有可能有以下几点缘故原由造成：1、A板通过FMC接插件和B板相连，此处的走线会对旗子暗记质量产生较大的影响；2、FPGA程序中对付输入、输出管脚的时序约束仍有缺失落；3、FPGA吸收时钟采取的是D、S异或得到的时钟，这部分时钟的约束缺失落。
欢迎看到本文的大牛奉告真正的缘故原由。

全文完。