3D 芯片走向何方？_芯片_晶圆

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3D 芯片走向何方？_芯片_晶圆科学

在行业中，我们看到越来越多的系统示例通过异构集成构建，利用 2.5D 或 3D 连接。
在这次采访中，imec 高等研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 回顾了趋势并谈论了构建下一代 3D 片上系统所需的技能。
各级报告的进展将使系统设计和开拓进入下一个层次，有望在系统的功率-性能-面积-本钱 (PPAC) 指标中得到巨大回报。

未来几年哪些紧张趋势将标志着您的研究领域？

Eric Beyne：“通过技能、材料和设备架构的创新，传统 CMOS 技能的扩展——导致单片 CMOS 单芯片片上系统 (SOC)——将持续到下一个十年。
CMOS 缩放越来越多地得到设计技能协同优化 (DTCO) 的补充，以提高系统的功率、性能、面积和本钱 (PPAC)。
但随着本钱和技能繁芜性的增加，这些方法不再能在系统级供应足够的收益。
对付受到所谓内存墙寻衅的数据密集型高性能运用程序尤其如此，即无法足够快地访问数据。

为了进一步优化系统的 PPAC 指标，半导体行业越来越关注多芯片异构集成办理方案。

按照这种方法，可以单独优化芯片上的不同功能（利用不同的（节点）技能），并且可以在系统的子组件之间实现更短和更快的连接。
第一个“异构”实现（例如高带宽存储器 (HBM)）紧张依赖于 2.5 或 3D 小芯片方法，涉及单独设计和处理的小芯片芯片。
Die-to-die 通信紧张利用标准化接口物理层 (PHY) IP 块实现，将运用限定为延迟容忍功能，例如末了一级内存缓存。

只管小芯片方法显著拓宽了异构系统集成的范围，但我们将见证不再须要中间接口 PHY 层的真正 3D-SoC 设计的演化。
这些 3D SoC 将通过奥妙地协同设计不同的 3D 分区和实现直接的裸片到裸片 3D 互连来实现。
”

imec 正在探索哪些路子来战胜未来的寻衅？

“实现最佳 3D SoC 须要重新设计系统架构，须要电子设计自动化 (EDA) 工具的创新，以在一个视图中实现不同设备的协同设计。

在这种情形下，imec 与其 EDA 软件互助伙伴互助开拓用于自动网表分区和 3D 路径优化的办理方案。
在这种情形下，我们最近报告了与 Cadence 互助开拓的新 3D 设计流程。
该软件有助于预测发起的 3D 分区是否会产生强大且功能完好的 3D SoC，从而使异构集成更靠近工业现实。

其他贡献来自 3D 集成技能开拓——3D SoC 的关键推动成分。
我们与材料和设备供应商一起开拓了各种 3D 互连技能，涵盖从毫米（封装堆叠）到小于 100 纳米（晶体管堆叠）的广泛互连间距。
我们开拓了高效的冷却办理方案（例如基于冲击的冷却），以更有效地处理越来越密集的高性能片上系统中不断增加的功率。
”

还有其他值得一提的技能发展吗？

“背面供电 (BSPD) 是另一项有出息的技能发展，可以帮助实现高性能运用的 3D SoC。

在 BSPD 网络 (BSPDN) 中，从逻辑芯片的正面到背面去除了功率传输和功率转换——到目前为止，它仅用作载体。
因此，可以通过减薄的背面直接向高等微处理器核心芯片供电，而无需通过更高电阻的正面。
这可以放宽对前辈 IC 系统电源的哀求，这些哀求越来越受到功率密度、缩放晶体管的较低电源电压（因此，更大的电流）以及激进的 IR 压降的寻衅。
我们的一个互助伙伴最近宣告将在其未来的技能节点芯片之一中履行 BSPDN 观点。

我们现在可以设想一个多核处理器，它由一个内存缓存晶圆组成，利用细间距晶圆到晶圆键合堆叠在高等微处理器核心逻辑晶圆的顶部。
电源通过 BSPDN 直接供应给核心逻辑晶体管。
这种逻辑上的存储器构造随后可以堆叠到包含内部和外部互连的第三个芯片上——利用较旧的技能节点进行了优化。
”

我们在实现背面供电网络方面取得了哪些进展？

“为了实现 BSPDN，须要专用的晶圆减薄工艺（低至几个 100 纳米），并结合处理将背面与器件晶圆正面电连接的纳米硅通孔 (n-TSV) 的能力. n-TSV 既可以落在第一个正面金属上，也可以落在晶圆正面履行的埋入式电源轨 (BPR) 上。

Imec 在其 3D 集成程序的框架内开拓这些流程。
我们所谓的 n-TSV-last 方法涉及利用低温晶圆对晶圆键合技能将第一片晶圆（包括晶体管）的“有源”正面键合到第二个载体晶圆上。
第一个晶圆的背面减薄，该工艺通过 n-TSV 图案化和钨添补以及背面金属化完成。

个中一个寻衅与晶圆键合工艺有关，该工艺实质上会导致第一片晶圆的变形。
这对图案化 n-TSV 所需的背面光刻步骤提出了寻衅，尤其是达到与逻辑标准单元构造匹配所需的对准精度的能力。
Imec 及其互助伙伴开拓了替代方法，以实现更好的叠加精度和改进 BSPDN。
”

能否详细先容一下imec的3D集成技能为行业带来的附加代价？

“如今，一些商业‘3D’产品利用 TSV 和 Sn 微凸块的组合来实现异质芯片到芯片或芯片到中介层堆叠。
虽然研究显示了对 TSV 进行缩放的良好前景，但生产中最前辈的 Sn 微凸点节距在大约 30μm 时已经饱和。
问题在于互连间隙：管芯到管芯微凸块连接还没有遇上可以充分利用 TSV 的程度。

在 imec，我们正在打破当今可能的界线。
我们已经展示了一种基于 Sn 的微凸点互连方法（在凸点金属化下利用镶嵌）产生低至 7μm 的互连节距，并制订了将这一节距降落到 5μm 的路线图。

通过利用我们的 Cu/SiCN 芯片到晶圆稠浊键合方法，我们可以进一步减小互连间距（低至 3μm）。
按照这种方法，芯片利用介电对介电键合方法堆叠，然后是金属对金属连接 - 不该用微凸块。
最大的寻衅与将芯片放置在晶圆上的纯度和精度有关。

利用我们的晶圆对晶圆键合办理方案可以得到最高的互连密度。
这些发展是由逻辑存储器堆叠驱动的，须要远低于 1μm 的互连节距。
本日，我们得到了 700 纳米间距，并希望将其降落到前所未有的 500 纳米。
”

3D互连imec研发路线图

是什么让 imec 的 3D 系统集成操持在环球半导体行业中独一无二？

“Imec 为不同 3D 集成技能的行业提出了一个路线图，涵盖了 3D 互连密度的近 8 个数量级的范围。
这些 3D 集成技能中的每一种都知足不同的需求，因此针对不同的终端运用，例如智好手机、DRAM 芯片或高性能打算系统。
最佳选择是在层次驱动的 3D 互连密度和终极办理方案的本钱之间进行权衡。

为了在系统级别得到尽可能多的好处，我们不断打破各种选项的界线。
我们与我们的设备、计量和材料供应商紧密互助，并得到 EDA 软件开拓商和针对不同终端运用的公司的支持。
这种独特的互助伙伴生态系统使我们能够加速真正 3D SOC 的开拓，并在系统级别得到最佳 PPAC 收益。
”

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